칩렛 (Chiplet), 이종 집적 (Heterogeneous Integration), UCIe

출제 빈도: ★★★★☆ | 난이도: ★★★★☆ | 기출: ★131회

답안.

Ⅰ. 개요

칩렛(Chiplet)은 단일 대형 SoC(System on Chip) 대신 기능별로 분리된 소형 다이(Die)를 패키지 수준에서 고속 인터커넥트로 연결하는 이종 집적(Heterogeneous Integration) 설계 방식이다. 각 칩렛은 최적의 공정(Logic: 3nm, DRAM: 10nm, Analog: 28nm)에서 독립 제조 후 2.5D/3D 패키징 기술로 하나의 패키지에 통합된다.

Ⅱ. 핵심 구성요소

I. 칩렛의 정의 및 등장 배경
   - 미세공정 수율 한계(대형 다이 결함밀도 증가)
   - 이종 공정 최적화 필요성

II. 칩렛 아키텍처 구성요소
   ┌──────────────────────────────┐
   │  CPU 칩렛  │  GPU 칩렛  │ AI칩렛 │
   │  (3nm)    │  (4nm)    │(5nm)  │
   ├──────────────────────────────┤
   │      인터커넥트 (UCIe/HBI)    │
   ├──────────────────────────────┤
   │  HBM 메모리    │  I/O 칩렛    │
   └──────────────────────────────┘

   1) UCIe (Universal Chiplet Interconnect Express): 표준 인터페이스
   2) 2.5D 패키징: 인터포저 위에 칩렛 배치
   3) 3D 패키징: 칩렛 수직 적층 (Intel Foveros)

III. 모놀리식 SoC vs 칩렛 비교
   | 항목       | 모놀리식 SoC    | 칩렛          |
   |-----------|----------------|--------------|
   | 수율       | 낮음(대형 다이)  | 높음(소형 다이) |
   | 공정 최적화 | 단일 공정       | 기능별 최적 공정 |
   | 개발 비용   | 높음            | 재사용 가능    |
   | 지연(Latency)| 낮음(온칩)     | 상대적 높음    |
   | 대역폭      | 높음            | 인터커넥트 의존 |

IV. 최신 트렌드 및 시사점
   - AMD EPYC: CPU+I/O 칩렛 분리


해당 키워드의 기술적 구성요소와 동작 원리를 서술한다.

### Ⅲ. 특징 및 비교

핵심 기술의 장단점과 유사 기술과의 차이를 분석한다.

### Ⅳ. 적용 사례

실무 환경에서의 적용 사례와 기대효과를 제시한다.

### Ⅴ. 전망

최신 기술 동향과 향후 발전 방향을 서술한다.