233. 칩렛 (Chiplet) 아키텍처

⚠️ 이 문서는 무어의 법칙이 둔화되고 반도체 미세 공정(3나노 등)의 제조 비용이 천문학적으로 치솟는 한계를 극복하기 위해, 거대한 하나의 칩(Monolithic)을 굽는 대신 기능별로 작은 칩 조각(Chiplet)들을 따로따로 작게 굽고, 이들을 하나의 거대한 패키지(기판) 위에 레고 블록처럼 이어 붙여 조립해 내는 최신 반도체 패키징 패러다임을 다룹니다.

핵심 인사이트 (3줄 요약)

  1. 본질: 반도체의 승부처가 '얼마나 미세하게 그릴 것인가(전공정)'에서 **'다 그린 조각들을 어떻게 잘 이어 붙일 것인가(후공정/Advanced Packaging)'**로 완전히 넘어갔음을 선언하는 기술이다.
  2. 가치: 손톱만 한 거대한 칩을 통째로 굽다가 먼지 하나 때문에 칩 전체를 버려야 했던 수율(Yield) 문제를 해결하고, 제조 원가를 획기적으로 낮추어 AMD가 인텔을 꺾고 부활할 수 있었던 일등 공신이다.
  3. 기술 체계: CPU, GPU 조각들을 실리콘 인터포저(Silicon Interposer)라는 특수 기판 위에 평면으로 촘촘히 잇는 2.5D 패키징과, 아예 아파트처럼 칩 위에 메모리 칩을 수직으로 쌓아 올리는 3D 패키징(적층) 기술이 핵심이며, TSMC의 CoWoS가 대표적인 공법이다.

Ⅰ. 모놀리식(Monolithic) 다이의 한계와 비용의 벽

큰 칩 하나를 완벽하게 구워내는 것은 이제 경제적으로 수지타산이 맞지 않는다.

  1. 수율(Yield)의 함정:
    • 지름 30cm 웨이퍼 위에 500원짜리 동전만 한 거대한 칩(Monolithic) 100개를 찍어낸다고 치자.
    • 웨이퍼에 보이지 않는 미세한 먼지(Defect)가 10개 흩어져 있다면, 그 먼지가 묻은 10개의 거대 칩은 몽땅 버려야 한다 (수율 90%).
  2. 미세 공정의 눈물 나는 비용:
    • 게다가 최신 3나노(nm) 공정은 웨이퍼 한 장 굽는 데 수천만 원이 든다.
    • 칩 안에는 연산이 빠른 CPU 코어도 있지만, 통신을 담당하는 I/O(입출력) 컨트롤러처럼 굳이 3나노 얇은 펜으로 그리지 않고 14나노 굵은 펜으로 대충 그려도 되는 부분들이 섞여 있는데, 이를 무조건 다 3나노로 비싸게 구워야 하는 낭비가 발생한다.

📢 섹션 요약 비유: 피자를 구울 때 가장 비싼 치즈(3나노)와 싼 옥수수(14나노)를 도우 한 판에 몽땅 올려서 최고급 오븐(모놀리식)에 굽는 방식입니다. 중간에 치즈 한쪽이 타버리면 피자 전체를 쓰레기통에 버려야 하는 끔찍한 가성비의 한계에 부딪힌 것입니다.

Ⅱ. 칩렛(Chiplet) 혁명: 레고 블록 조립의 마법

작게 구워서 조립하면 모든 딜레마가 마법처럼 해결된다.

  1. 조각내어 굽기 (수율 극대화):
    • 500원짜리 큰 칩 1개 대신, 100원짜리 작은 칩렛 5개로 쪼개어 웨이퍼에 500개를 찍어낸다.
    • 똑같이 먼지 10개가 떨어져도, 이번엔 100원짜리 작은 칩렛 10개만 버리고 나머지 490개의 칩렛은 건져낼 수 있다. (수율이 99%로 치솟음)
  2. 이종 공정 결합 (Heterogeneous Integration):
    • 더 엄청난 장점은 **'골라 굽기'**다.
    • 제일 중요하고 연산이 빡센 핵심 CPU 코어 칩렛은 대만 TSMC의 비싼 3나노 공정에 맡겨 굽고, 나머지 I/O나 메모리 컨트롤러 칩렛은 삼성의 저렴한 14나노 공정에 맡긴다.
    • 다 구워진 조각들을 대만 공장으로 가져와 하나의 기판 위에 본드로 딱딱 붙여서 팔면 원가가 기하급수적으로 떨어진다.

📢 섹션 요약 비유: 치즈, 옥수수, 페퍼로니를 각각 따로 작은 오븐에 굽습니다. 치즈가 탄 조각만 쏙 버리고(수율 증가), 옥수수는 굳이 비싼 오븐에 굽지 않고 싸구려 전자레인지에 데워(이종 공정 결합) 비용을 아낀 뒤, 멀쩡한 조각들만 도마(기판) 위에 올려 피자 한 판을 조립해 내는 천재적인 발상의 전환입니다.

Ⅲ. 첨단 패키징(Advanced Packaging): 2.5D와 3D 적층

조각들을 너무 멀리 떨어뜨려 놓으면 통신 속도가 느려지므로 찰싹 붙여야 한다.

  1. 인터커넥트(Interconnect) 병목:
    • 칩렛들을 일반 플라스틱 초록색 메인보드(PCB)에 올리고 구리선으로 연결하면 신호가 너무 늦게 전달되어 칩 조각들이 하나의 칩처럼 움직이지 못한다.
  2. 2.5D 패키징 (실리콘 인터포저):
    • 이를 해결하기 위해 CPU 칩렛과 GPU 칩렛을 아주 얇은 **'실리콘 인터포저(Silicon Interposer)'**라는 특수 유리판 위에 0.1mm 간격으로 바짝 붙여 올린다.
    • 실리콘 판 내부에 수만 가닥의 미세한 고속도로(TSV, 실리콘 관통 전극)가 뚫려있어 조각들이 나노초 단위로 마치 한 덩어리처럼 대화한다. (TSMC의 CoWoS 기술이 대표적이며 엔비디아 AI 칩의 핵심 공법이다.)
  3. 3D 패키징 (아파트 적층):
    • 땅이 좁으면 위로 지어야 한다. 로직 칩(CPU) 바로 위에 메모리(HBM) 칩을 수직으로 얹어버리는 아파트 건축 기술이다. 거리가 가장 짧아지므로 속도가 극대화되고 전력 소모가 최소화된다.

📢 섹션 요약 비유: 떨어져 있는 섬(칩렛)들을 이어주기 위해 일반 국도(플라스틱 기판)를 깔면 차가 너무 막힙니다. 그래서 아예 섬들을 거대한 철판(실리콘 인터포저) 위에 아주 가깝게 밀착시켜 놓고 지하철(2.5D)을 뚫거나, 아예 섬들을 수직 2층 건물(3D)로 쌓아 올려 엘리베이터로 이동하게 만들어 하나의 섬처럼 완벽히 기능하게 만드는 최첨단 토목 공사 기술입니다.