핵심 인사이트 (3줄 요약)

  1. 본질: 분산 산술(DA)은 곱셈-누산(MAC) 연산을 비트 단위로 재배열하여, 복잡한 곱셈기(Multiplier) 대신 미리 계산된 값을 저장한 룩업 테이블(LUT)과 시프트-가산기만으로 처리하는 효율적인 연산 기법이다.
  2. 가치: FPGA의 기본 단위인 LUT 구조에 최적화되어 있어 면적 대비 연산 성능이 압도적이며, 특히 FIR 필터나 DCT처럼 계수가 고정된 내적(Inner Product) 연산에서 하드웨어 자원을 획기적으로 절감한다.
  3. 판단 포인트: 연산 속도와 면적 사이의 트레이드오프에 따라 비트 직렬(Bit-serial) 방식과 비트 병렬(Bit-parallel) 방식을 선택해야 하며, 테이블 크기가 지수적으로 증가하는 문제를 해결하기 위해 파티셔닝(Partitioning) 기법을 병행해야 한다.

Ⅰ. 개요 및 필요성

1.1 곱셈기의 역설: 성능과 자원의 충돌

디지털 신호 처리(DSP)의 핵심은 수많은 곱셈과 덧셈의 반복(MAC 연산)이다. 하지만 하드웨어 설계에서 곱셈기는 매우 비싼 자원이다. 수천 개의 탭을 가진 FIR 필터를 설계할 때 모든 탭에 전용 곱셈기를 배치하면 칩의 면적과 전력 소모가 감당할 수 없을 정도로 커진다. 그렇다고 곱셈기 하나를 시분할해서 쓰자니 처리량(Throughput)이 떨어진다.

1.2 분산 산술(DA)의 탄생: 발상의 전환

1970년대에 제안된 분산 산술은 "왜 꼭 곱셈을 먼저 해야 하는가?"라는 질문에서 시작되었다. 곱셈은 결국 비트 단위 연산의 합이다. DA는 수식의 순서를 교묘하게 바꾸어, 입력 데이터의 비트들을 주소(Address)로 삼아 미리 계산된 부분곱들의 합을 LUT에서 즉시 읽어오는 방식을 취한다. 즉, 연산(Calculation)을 검색(Search)으로 치환한 것이다.

1.3 왜 FPGA에서 DA가 중요한가?

FPGA(Field Programmable Gate Array)의 핵심 물리 자원은 LUT(Look-Up Table)다. DA는 연산의 구조 자체가 LUT 기반이므로 FPGA 아키텍처와 '찰떡궁합'이다. 별도의 DSP Slice를 쓰지 않고도 일반 로직 자원만으로 고성능 병렬 연산기를 구현할 수 있게 해주는 마법 같은 기술이다.

  • 📢 섹션 요약 비유: DA는 매번 곱셈 문제를 푸는 '천재 수학자' 대신, 모든 정답이 적힌 '비밀 노트를 가진 학생'을 고용하는 것과 같다. 학생은 계산할 필요 없이 노트(LUT)를 넘겨서 답을 찾기만 하면 된다.

Ⅱ. 아키텍처 및 핵심 원리

2.1 수학적 원리: 시그마의 순서 바꾸기

내적 연산 $Y = \sum_{i=1}^{N} A_i \cdot X_i$ 에서 $X_i$를 비트 단위($x_{i,j}$)로 풀어서 쓰면 다음과 같다. $$Y = \sum_{i=1}^{N} A_i \cdot \left( \sum_{j=0}^{B-1} x_{i,j} \cdot 2^j \right)$$ 여기서 두 시그마의 위치를 바꾸면(분산시키면): $$Y = \sum_{j=0}^{B-1} 2^j \cdot \left( \sum_{i=1}^{N} A_i \cdot x_{i,j} \right)$$ 괄호 안의 값($\sum A_i \cdot x_{i,j}$)은 입력 비트들의 조합($x_{i,j}$)에 따라 미리 정해진 상수들의 합이다. 이를 LUT에 저장해두고 꺼내 쓰기만 하면 된다.

2.2 하드웨어 구성 요소 (ASCII)

가장 표준적인 비트 직렬(Bit-serial) DA 아키텍처는 다음과 같다.

 [ Input Data X1, X2, ... XN ]
           │ (Bit-serial)
    ┌──────▼──────┐
    │ Shift Reg   │ ◀── 각 데이터의 동일 위치 비트를 뽑아냄
    └──────┬──────┘
           │ (N-bit Address)
    ┌──────▼──────┐
    │  DA LUT     │ ◀── 미리 계산된 부분곱(A_i 조합의 합) 저장
    │  (2^N size) │
    └──────┬──────┘
           │ (Partial Sum)
    ┌──────▼──────┐
    │ Accumulator │ ◀── 이전 값과 더하고 1비트 시프트 (2^j 반영)
    └──────┬──────┘
           │
    ┌──────▼──────┐
    │   Result Y  │
    └─────────────┘

2.3 주요 구성 요소의 역할

  1. 입력 시프트 레지스터: N개의 입력 데이터에서 매 클럭마다 LSB(최하위 비트)부터 1비트씩 뽑아내어 LUT의 주소를 형성한다.
  2. DA LUT: $N$개의 입력 비트가 주소이므로 $2^N$ 크기를 가진다. $N=4$라면 16개의 정답이 들어있다.
  3. Scaling Accumulator: LUT에서 읽어온 부분합을 누적하되, 비트 가중치($2^j$)를 반영하기 위해 매 단계마다 오른쪽으로 1비트씩 시프트하며 더한다.

2.4 비트 직렬 vs 비트 병렬

  • Bit-serial DA: 데이터의 비트 수($B$)만큼의 클럭이 소모된다. 면적은 작지만 속도가 제한적이다.

  • Bit-parallel DA: 비트 수만큼 DA 유닛을 복제하여 한 클럭에 처리한다. 속도는 폭발적이지만 면적이 커진다.

  • 📢 섹션 요약 비유: DA 유닛은 '디지털 믹서기'다. 재료(입력 비트)를 한꺼번에 넣고 돌리는 게 아니라, 잘게 썰어서(비트 직렬) 한 스푼씩 넣을 때마다 양념(LUT 값)을 쳐서 최종 요리(결과값)를 완성하는 정밀한 과정이다.

Ⅲ. 비교 및 연결

3.1 DA vs 표준 곱셈기(Multiplier) 기반 MAC

비교 항목표준 MAC (DSP Slice)분산 산술 (DA)
연산 방식일반적인 곱셈 후 덧셈LUT 참조 및 시프트 누산
자원 효율전용 하드웨어 곱셈기 소모일반 로직(LUT) 소모
계수(Coefficient)런타임 변경 용이 (가변 계수)고정 계수에 최적화 (Fixed-coefficient)
속도(Throughput)병렬성 확보 시 매우 높음비트 수에 따라 가변적, 병렬화 가능
정밀도비트 폭 증가 시 자원 급증LUT 깊이보다는 비트 수에 영향

3.2 아키텍처적 연결: DCT와 이미지 압축

JPEG이나 MPEG 압축에서 쓰이는 8x8 DCT(이산 코사인 변환)는 DA의 독무대다. DCT의 변환 행렬은 상수로 고정되어 있으므로, 8개의 입력을 받는 DA LUT를 구성하면 곱셈기 하나 없이도 초고속 영상 처리가 가능하다. 이는 하드웨어가 수학적 알고리즘의 특성을 이용해 구조를 최적화한 대표적 사례다.

3.3 OBC (Offset Binary Coding) 기법

DA의 LUT 크기가 $2^N$으로 커지는 것을 막기 위해 OBC 기법을 쓴다. 입력 비트를 ${0, 1}$ 대신 ${-1, 1}$ 형태로 변환하여 연산하면, LUT 크기를 절반($2^{N-1}$)으로 줄일 수 있다. 이는 하드웨어 면적 최적화의 정수로 불린다.

  • 📢 섹션 요약 비유: 표준 곱셈기가 '범용 계산기'라면 DA는 '구구단표'다. 어떤 숫자든 다 곱할 수 있는 계산기도 좋지만, 맨날 똑같은 숫자만 곱한다면 구구단을 외워서(LUT) 대답하는 게 훨씬 효율적이다.

Ⅳ. 실무 적용 및 기술사 판단

4.1 실무 설계 시의 판단 기준

엔지니어는 다음 상황에서 DA를 강력히 고려해야 한다.

  1. 자원 고갈 상황: FPGA 내부의 DSP Slice(전용 곱셈기)를 이미 다 써버렸는데 추가 필터가 필요한 경우, 남는 LUT 자원을 활용해 DA로 구현한다.
  2. 초고속 고정 계수 필터: 수백 MHz 대역의 신호를 실시간 처리해야 하는 FIR 필터 설계 시, DA의 파이프라이닝 성능은 일반 MAC보다 우수할 수 있다.
  3. 면적 최적화: 저가형 FPGA를 써야 하는 대량 양산 제품에서 곱셈기를 아껴 비용을 절감할 때 필수적이다.

4.2 설계 시의 치명적 안티패턴 (Anti-patterns)

  • 너무 큰 N값 설정: 16개 이상의 입력을 하나의 DA LUT로 묶으면 $2^{16}$ 크기의 거대한 메모리가 필요해진다. 이럴 때는 입력을 4개나 8개 단위로 쪼개어(Partitioning) 여러 개의 작은 LUT와 덧셈기 트리로 구성해야 한다.
  • 가변 계수 시스템에 DA 적용: 계수가 실시간으로 바뀌는 적응형 필터(Adaptive Filter)에 DA를 쓰면, 계수가 바뀔 때마다 LUT 전체를 새로 써야 하므로(Update Overhead) 오히려 성능이 박살 난다.

4.3 체크리스트 (설계 검증)

  • 입력 데이터의 비트 정밀도($B$)가 전체 시스템의 SNR(신호 대 잡음비)을 만족하는가?

  • LUT의 크기가 타겟 FPGA의 물리적 LUT 구조(예: 6-input LUT)와 정렬되어 효율적인가?

  • 비트 직렬 방식 사용 시, 샘플링 속도가 비트 수만큼의 클럭을 감당할 수 있는가?

  • 누산기(Accumulator)의 오버플로우 처리가 설계에 반영되었는가?

  • 📢 섹션 요약 비유: 실무에서 DA를 쓰는 것은 '조립식 가구'를 만드는 것과 같다. 현장에서 나무를 깎아 만드는 게 아니라, 규격화된 부품(LUT)을 가져와 조립만 하면 되므로 빠르고 정확하지만, 규격에 맞지 않는 특수 주문(가변 계수)에는 대응하기 어렵다.

Ⅴ. 기대효과 및 결론

5.1 하드웨어 알고리즘의 승리

분산 산술은 수학적 수식의 재배열이 하드웨어 아키텍처에 얼마나 큰 성능 향상을 가져올 수 있는지를 보여주는 정수다. 하드웨어 엔지니어는 단순히 RTL 코딩을 하는 사람이 아니라, 알고리즘의 내부 구조를 분해하여 실리콘 자원에 가장 잘 어울리는 형태로 '재조립'하는 아키텍트여야 함을 DA는 시사한다.

5.2 향후 발전 방향: AI 연산과 DA

최근 딥러닝 가속기 연구에서도 DA가 다시 주목받고 있다. 양자화(Quantization)된 신경망은 비트 수가 적으므로 DA를 적용하기 매우 유리하다. 특히 이진 신경망(Binary Neural Network)이나 저비정밀도 가속기에서 곱셈기를 제거하고 LUT와 시프트만으로 AI 연산을 수행하려는 시도가 활발히 진행 중이다.

5.3 최종 결론

분산 산술(DA)은 FPGA 기반 디지털 신호 처리의 숨은 공신이다. 비트 단위의 정밀한 제어와 LUT 자원의 효율적 활용을 통해, 우리는 한정된 실리콘 면적 위에 더 복잡하고 더 빠른 세상을 그려낼 수 있다. DA의 원리를 이해하는 것은 현대 하드웨어 아키텍처의 핵심인 '연산과 메모리의 효율적 균형'을 이해하는 첫걸음이다.

  • 📢 섹션 요약 비유: DA는 무거운 짐을 한꺼번에 들지 않고 잘게 나누어 옮기는 스마트한 일꾼이다. 지치지 않고(저전력), 실수 없이(고정밀), 가장 빠른 길(LUT)로 목표를 달성한다.

📌 관련 개념 맵

개념연결 포인트
LUT (Look-Up Table)DA의 정답이 저장되는 FPGA의 핵심 논리 단위
FIR Filter고정 계수 내적 연산이 주를 이루는 DA의 최대 활용처
Bit-serial한 번에 한 비트씩 처리하여 면적을 극단적으로 줄이는 방식
Scaling Accumulator비트 가중치에 맞춰 부분합을 시프트하며 더하는 장치
DSP SliceDA와 경쟁하거나 보완 관계에 있는 FPGA 전용 연산 블록

👶 어린이를 위한 3줄 비유 설명

  1. 분산 산술은 아주 어려운 곱셈 문제를 미리 다 풀어서 정답지에 적어두는 거예요.
  2. 매번 계산기를 두드리는 대신, 정답지에서 숫자만 쏙쏙 골라 더하기만 하면 되니까 아주 빨라요.
  3. 덕분에 로봇(컴퓨터 칩)이 지치지 않고 훨씬 더 많은 일을 한꺼번에 할 수 있게 된답니다!