Brain2.5D 및 3D 패키징 기술
핵심 인사이트 (3줄 요약)
- 본질: 2.5D 패키징은 실리콘 인터포저(Interposer) 위에 CPU와 HBM 같은 여러 칩을 수평으로 바짝 붙여 초고속으로 통신하게 하는 기술이며, 3D 패키징은 칩 위에 다른 칩을 수직으로 직접 포개어 TSV로 직결하는 기술이다.
- 가치: 반도체 회로를 가늘게 그리는 미세 공정(摩尔定律)이 물리적 한계에 부딪히면서, 만들어진 칩들을 어떻게 포장하고 연결할 것인가(后공정, Packaging)가 성능을 결정짓는 핵심 요소가 되었다.
- 융합: TSMC의 CoWoS, InFO, Intel의 Foveros, EMIB 등이 대표적인 2.5D/3D 패키징 기술이며, Nvidia GPU, AMD CPU, Apple Silicon 등 현대 반도체 제품의 핵심 경쟁력이 되었다.
Ⅰ. 개요 및 필요성 (Context & Necessity)
문제의식: 패키징이 반도체의 새로운 전장이 되다
과거의 패키징은 단순히 완성된 실리콘 칩(Die)을 외부 충격으로부터 보호하기 위해 까만 플라스틱으로 싸고, 메인보드에 꽂을 수 있게 금속 핀을 달아주는 단순 포장 작업에 불과했다:
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│ 패키징의 역사적 진화 │
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│ [ 1세대: Through-Hole (1970년대) ] │
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│ │ ╔═══════════════════════════════╗ │ │
│ │ ║ 캔 디바이스 ║ │ │
│ │ ╚═══════════════════════════════╝ │ │
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│ │ • 플라스틱/금속 관통 타입 │ │
│ │ • PCB 에 구멍을 뚫고 꽂음 │ │
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│ [ 2세대: Surface Mount (1980-2000년대) ] │
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│ │ │ │ 칩 (Die) │ │ │ │
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│ │ │ [ 핀 ] │ │ │
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│ │ • SMT (Surface Mount Technology) │ │
│ │ • PCB 표면에 직접 실장 │ │
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│ [ 3세대: 2.5D/3D 적층 (2010년대~) ] │
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│ │ ┌──────────┐ ┌──────────┐ │ │
│ │ │ GPU │ │ HBM │ │ │
│ │ └─────┬────┘ └─────┬────┘ │ │
│ │ ═══════════════════════════════════════ (실리콘 인터포저) │ │
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│ │ • 칩과 칩을 초고밀도로 연결 │ │
│ │ • 수십 GB/s ~ 수 TB/s 통신 가능 │ │
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[다이어그램 해설] 패키징 기술은 세 시대를 거쳐 진화해왔다. 1세대는 관통 타입으로 구멍에 꽂는 방식, 2세대는 표면 실장 방식이었다. 그러나 칩렛(Chiplet) 아키텍처와 HBM 같은 고대역폭 메모리가 등장하면서, 칩과 칩을 초고속으로 연결하는 3세대 패키징(2.5D/3D)이 핵심 경쟁력으로 부상했다.
💡 비유: 예전에는 택배 포장(패키징)이 단순히 물건이 깨지지 않게 뽁뽁이로 싸는 작업이었다면, 지금의 패키징은 상자 안에서 두 대의 슈퍼컴퓨터가 서로 홀로그램 통신을 할 수 있게 마법의 터널을 뚫어주는 최첨단 공학이다.
Ⅱ. 아키텍처 및 핵심 원리 (Deep Dive)
2.5D 패키징: 옆으로 바짝 붙이기
완전한 3D(수직)로 쌓기에는 발열이나 제조 난이도가 너무 높을 때 사용하는 타협점이자, 현재 AI 가속기(Nvidia GPU 등)를 지배하는 표준 기술이다:
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│ 2.5D 패키징 구조 (CoWoS) │
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│ [ 구조 다이어그램 ] │
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│ ┌──────┐ ┌──────┐ │
│ │ GPU │ │ HBM │ ← 옆으로 나란히 배치 │
│ └─┬──┬─┘ └─┬──┬─┘ │
│ ══════▼══▼════════════▼══▼══════ (실리콘 인터포저) │
│ (초미세 배선 10,000개+) │
│ ════════════════════════════════════════════ │
│ (메인 기판: 일반 PCB) │
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│ [ 실리콘 인터포저의役割 ] │
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│ │ 일반 PCB 기판: 구리 선 폭 = 수십 μm (얇지만 제한적) │ │
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│ │ 실리콘 인터포저: 반도체 공정으로 구리 선 폭 = 수 μm (10x+) │ │
│ │ → 같은 면적에서 10배 이상의 배선 밀도 │ │
│ │ → 1024-bit 버스 폭 등 초고대역폭 연결 가능 │ │
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│ └─────────────────────────────────────────────────────────────┘ │
│ │
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[다이어그램 해tsv]
Intel EMIB (Embedded Multi-Die Interconnect Bridge)는 인터포저를局部적으로 적용하는 variant로, Nvidia H100에서 사용된다.
3D 패키징: 위로 쌓아 올리기
칩들을 아예 수평으로 두지 않고, 샌드위치처럼 위아래로 겹쳐서 적층하는 기술이다:
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│ 3D 패키징 (Foveros) 비교 │
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│ [ 2.5D 패키징 ] [ 3D 패키징 ] │
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│ ┌──────┐ ┌──────┐ ┌───────────┐ (상단) │
│ │ GPU │ │ HBM │ │ CPU 조각A │ │
│ └─┬──┬─┘ └─┬──┬─┘ ├───────────┤ (마이크로 범프) │
│ ═══▼══▼════════════▼══▼══ │ CPU 조각B │ (하단) │
│ [ 인터포저 ] └─────┬─────┘ │
│ │ │
│ • 칩이 옆으로 나란히 배치 • 칩이 위아래로 적층 │
│ • 인터포저로 연결 • TSV로 직접 연결 │
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│ ──────────────────────────────────────────────────────────────── │
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│ [ Intel Foveros 상세 구조 ] │
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│ │ Compute Tiles (논리) │ │
│ ├──────────────────────────────────────┤ │
│ │ ┌──────┐ ┌──────┐ ┌──────┐ │ │
│ │ │Core 0│ │Core 1│ │Core 2│ │ │
│ │ └──────┘ └──────┘ └──────┘ │ │
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│ │ Base Tile (I/O,Cache) │ │
│ └──────────────────────────────────────┘ │
│ │ │
│ ┌─────┴─────┐ │
│ │ Foveros │ │
│ │ Die-to- │ │
│ │ Die │ │
│ └───────────┘ │
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[다이어그램 해설] 2.5D는 칩을 옆으로 나란히 배치하고 인터포저로 연결하지만, 3D는 칩을 위아래로 직접 적층하여 TSV로 연결한다. 3D가 더 짧은 연결 거리를 가지지만, 열 dissipation이 어렵고 제조 난이도가 높다. Intel Foveros는 논리 타일(계산)과 베이스 타일(I/O+캐시)로 나누어 적층하는 구조를採用했다.
Ⅲ. 융합 비교 및 다각도 분석 (Comparison & Synergy)
주요 2.5D/3D 패키징 기술 비교
| 기술 | 的公司 | 유형 | 특징 | 적용 사례 |
|---|---|---|---|---|
| CoWoS | TSMC | 2.5D | 실리콘 인터포저, 최대 규모 | Nvidia H100, AMD Instinct |
| InFO | TSMC | 2.5D/3D | 인터포저less,薄くする | Apple A-series, HBM |
| EMIB | Intel | 2.5D | 局部적 인터포저, 유연성 | Intel Xeon, Stratix |
| Foveros | Intel | 3D | 완전 적층, 高性能 | Intel Lakefield |
| SoIC | TSMC | 3D | Chip-on-Wafer, 高密度 | HPC, AI |
과목 융합 관점
- AI 가속기: Nvidia H100 GPU는 CoWoS-S 방식으로 HBM3를 GPU에 연결하여 3.35 TB/s 달성
- 모바일 SoC: Apple A-series는 InFO-PoP로DRAM을 SoC 위에 적층
- HPC: AMD EPYC는 Infinity Fabric으로 CCD-IOD를 고속 연결
Ⅳ. 실무 적용 및 기술사적 판단 (Strategy & Decision)
실무 시나리오
시나리오 — Nvidia H100의 CoWoS-S
Nvidia Hopper 아키텍처의 H100 GPU는 TSMC의 CoWoS-S (Chip-on-Wafer-on-Substrate) 패키징을 사용한다. GPU 코어와 6개의 HBM3 스택이同一个 실리콘 인터포저 위에 배치되어, 수직 TSV와 수평 배선이 결합된 초고밀도 통신을実現한다.
시나리오 — Intel Foveros의 모바일 적용
Intel Lakefield 프로세서는 Foveros 3D 패키징을 활용하여, 최상단에 계산 타일(Performance cores), 그 아래에 베이스 타일(I/O, GPU, cache)을 적층했다. 이로 인해 스마트폰 수준의 소형 폼팩터에서 Windows를 실행할 수 있었다.
도입 체크리스트
- 칩 간 통신 대역폭이 성능 요구를 만족하는가?
- 열 dissipation (열 방출) 방안이 설계되었는가?
- 테스트 전략이 적층 구조를 반영하고 있는가?
- 전체 패키지 원가가 제품 가격 구조에 맞는가?
안티패턴
안티패턴 — 불필요한 3D 적층: 3D 패키징은 제조 비용과 열 dissipation 난이도가 높다. 성능 요구사항이 2.5D로 충분히 달성 가능한데 굳이 3D를 적용하면 비용만 증가한다. 반드시 성능/비용 균형을 고려한 합리적選択가 필요하다.
Ⅴ. 기대효과 및 결론 (Future & Standard)
패키징 기술의 미래
| 기술 동향 | 내용 | 기대 효과 |
|---|---|---|
| 소자 간 직접接合 | 열 conducting 경로 없이 직접 copper接合 | 더 짧은 연결, 더 높은 밀도 |
| photonic I/O | 광섬유로chip 간 통신 | 수Tb/s 대역폭 가능 |
| heterogeneous 적층 | 논리+메모리+아날로그 Different Die在同一封装内 | 시스템 수준의 혁신적 소형화 |
📢 섹션 요약 비유: 2.5D가 평면 대지에 지어진 건물들을 지하 무빙워크로 촘촘히 연결한 스타필드 복합 쇼핑몰이라면, 3D 패키징은 1층은 CPU, 2층은 그래픽, 3층은 캐시 메모리가 들어선 초고층 주상복합 아파트다. 층간 이동(TSV)이 가장 빠르다.
📌 관련 개념 맵 (Knowledge Graph)
| 개념 | 관계 |
|---|---|
| CoWoS (Chip-on-Wafer-on-Substrate) | TSMC의 2.5D 패키징 기술 |
| InFO (Integrated Fan-Out) | TSMC의薄膜형 패키징 기술 |
| EMIB (Embedded Multi-Die Interconnect Bridge) | Intel의局部적 인터포저 기술 |
| Foveros | Intel의 3D 적층 패키징 기술 |
| SoIC (System on Integrated Chips) | TSMC의 3D Die-to-Die 결합 기술 |
| TSV (Through-Silicon Via) | 3D 적층의 핵심 수직 연결 기술 |
👶 어린이를 위한 3줄 비유 설명
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2.5D/3D 패키징은 "초고층 아파트와 그 내부 통로"에 비유할 수 있어요. 2.5D는 여러 집들이 옆에 나란히 있고, 지하 통로(실리콘 인터포저)로 연결한 것이에요. 3D는 집들을 층별로 쌓아올리고, 각 층을 엘리베이터(TSV)로 연결한 것이에요.
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초고층 아파트(3D 패키징)가 더 세련되어 보이지만, 문제는 "중간 층에 더위(열)가 차지 않는다"는 거예요. 그래서 공기调节 장치(열 방출 기술)가 더 복잡해요. 그래서 경우에 따라서는 옆으로 넓게 퍼진 2.5D가 더 낫기도 해요.
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반도체 회사들이 이제는 어떻게封装하느냐가 어떻게 설계하느냐보다 더 중요해졌어요. 공장을 잘 만드는 것도 중요하지만, 여러 공장에서 만든 부품들을 어떻게 잘 연결하는가가 핵심이 된 거예요.