498. 2.5D 및 3D 패키징 기술

핵심 인사이트 (3줄 요약)

1. 본질: 2.5D 패키징은 여러 다이를 실리콘 인터포저나 브리지 위에 나란히 배치해 고밀도로 연결하는 방식이고, 3D 패키징은 다이를 수직으로 적층해 TSV (Through-Silicon Via)나 하이브리드 본딩 (Hybrid Bonding)으로 직접 잇는 방식이다.
2. 가치: 미세 공정만으로는 더 이상 대역폭·전력·면적 요구를 감당하기 어려워지면서, 패키징이 "포장 공정"이 아니라 시스템 성능을 결정하는 핵심 아키텍처가 되었다.
3. 판단 포인트: 2.5D는 대역폭과 열 설계의 균형이 좋아 실용성이 높고, 3D는 가장 짧은 연결과 높은 집적도를 제공하지만 열, 수율, 테스트 난도가 훨씬 크다.

Ⅰ. 개요 및 필요성

2.5D 및 3D 패키징은 여러 반도체 다이를 한 패키지 안에서 매우 가깝고 촘촘하게 연결해, 보드 수준 배선보다 훨씬 높은 대역폭과 낮은 전력/bit를 얻는 집적 기술이다. 과거 패키징의 주된 역할이 칩 보호와 외부 연결이었다면, 오늘날 패키징은 연산 칩, 메모리, 입출력 (I/O, Input/Output)을 어떤 거리와 구조로 붙일지 결정하는 성능 설계가 되었다. 특히 인공지능 (AI, Artificial Intelligence) 가속기, HPC (High Performance Computing), 초고해상도 센서 같은 분야는 배선 길이와 I/O 밀도가 성능 상한을 정하기 때문에 패키징 혁신이 필수가 되었다.

배경은 분명하다. 칩을 더 빠르게 만들수록 외부 메모리와의 왕복, 보드 위 긴 배선, 신호 무결성 문제가 더 먼저 병목이 된다. 그래서 최근 설계는 "칩 하나를 무한히 키운다"보다 "칩들을 더 가깝게, 더 넓게, 때로는 더 높게 붙인다"는 방향으로 이동하고 있다.

┌────────────────────────────────────────────────────────────────────────────┐
│ 패키징의 역할 변화: 보호용 외장재에서 성능 아키텍처로                       │
├──────────────────────┬─────────────────────────┬───────────────────────────┤
│ 전통 패키지           │ 2.5D                    │ 3D                        │
│ Die ─ PCB Trace ─ Die│ Die ═ Interposer ═ Die  │ Die                       │
│ 긴 배선, 낮은 밀도    │ 짧은 수평 배선, 고대역폭 메모리 친화│ TSV / Direct Bond 수직 적층│
│ 열 분산은 쉬움        │ 대역폭/열의 균형        │ 면적 절감, 열 밀도 상승    │
└──────────────────────┴─────────────────────────┴───────────────────────────┘

이 그림이 보여 주는 핵심은 2.5D와 3D가 단순히 "더 고급 포장"이 아니라, 데이터가 지나가는 길 자체를 바꾸는 기술이라는 점이다. 즉 패키징 선택은 곧 대역폭, 지연, 전력, 열 구조를 동시에 선택하는 일이다.

• 📢 섹션 요약 비유: 예전 패키징이 택배 상자를 튼튼하게 만드는 일이었다면, 2.5D와 3D 패키징은 건물 사이 통로와 층간 엘리베이터를 새로 설계하는 일에 가깝다.

Ⅱ. 아키텍처 및 핵심 원리

2.5D 패키징의 핵심은 수평 배치 + 초미세 배선이다. 논리 다이와 HBM (High Bandwidth Memory) 스택을 실리콘 인터포저 (Silicon Interposer) 위에 나란히 올리거나, EMIB (Embedded Multi-die Interconnect Bridge) 같은 국소 브리지로 연결해 매우 넓은 병렬 통로를 만든다. 3D 패키징의 핵심은 수직 적층 + 직접 연결이다. 로직 위에 캐시를 쌓거나, 센서 픽셀층 위아래로 로직층을 붙이는 식으로 가장 짧은 경로를 확보한다.

┌────────────────────────────────────────────────────────────────────────────┐
│ 2.5D와 3D의 실제 연결 구조                                                  │
├──────────────────────────────────────────┬─────────────────────────────────┤
│ 2.5D                                     │ 3D                              │
│ [Logic Die] [HBM Stack] [HBM Stack]      │ [Logic Die]                     │
│        ╲      │        ╱                 │    │ µ-bump / Hybrid Bond       │
│      Silicon Interposer                  │ [Cache or Memory Die]           │
│               │                          │    │ TSV / Vertical Link         │
│        Package Substrate                 │ [Base Die / I/O]                │
├──────────────────────────────────────────┴─────────────────────────────────┤
│ 2.5D 과제: 인터포저 면적·원가            3D 과제: 열 방출·테스트·수율       │
└────────────────────────────────────────────────────────────────────────────┘

2.5D가 널리 쓰이는 이유는 대역폭을 크게 늘리면서도 발열체를 옆으로 분산할 수 있기 때문이다. 반면 3D는 연결 거리가 가장 짧고 패키지 면적을 줄이기 좋지만, 위층이 아래층의 열을 막아 열 밀도가 빠르게 높아진다. 그래서 3D는 캐시 적층, 이미지 센서, 소형 모바일 타일처럼 면적 절감과 짧은 경로의 가치가 큰 분야에 먼저 들어간다.

• 📢 섹션 요약 비유: 2.5D는 건물들을 지하 무빙워크로 촘촘히 연결하는 방식이고, 3D는 한 건물 안에 층을 올리고 엘리베이터로 바로 이동하게 만드는 방식이다.

Ⅲ. 비교 및 연결

2.5D와 3D는 경쟁 관계이면서도 서로 다른 병목을 푼다. 2.5D는 큰 논리 다이와 여러 메모리 스택을 묶어 대역폭과 열의 균형을 맞추기에 좋고, 3D는 로직-캐시, 센서-로직처럼 면적 절감과 짧은 경로가 중요한 곳에서 강하다. 전통 패키지는 제조가 쉽고 싸지만, 배선 길이와 핀 수 한계 때문에 최신 AI/HPC 요구를 감당하기 어렵다.

또한 2.5D와 3D는 칩렛 아키텍처와 직접 연결된다. 칩렛이 "무엇을 나눌 것인가"를 정하는 개념이라면, 2.5D와 3D는 "그 나눈 것을 어떻게 붙일 것인가"를 정하는 수단이다. CoWoS (Chip-on-Wafer-on-Substrate), Foveros, SoIC (System on Integrated Chips), EMIB 같은 상용 기술들이 바로 이 접점에서 경쟁한다.

이 때문에 패키징은 더 이상 후공정 부서만의 문제가 아니다. 아키텍처, 회로, 열, 테스트, 공급망 부서가 동시에 들어와야 하는 시스템 설계 주제가 되었다. 특히 HBM을 쓰는 AI 칩에서는 패키지 전략이 사실상 제품 전략과 동일하다.

• 📢 섹션 요약 비유: 칩렛이 방 구조를 나누는 설계도라면, 2.5D와 3D는 그 방들을 복도로 잇느냐, 복층으로 쌓느냐를 정하는 건축 방식이다.

Ⅳ. 실무 적용 및 기술사 판단

실무에서는 워크로드 특성에 따라 패키징 방식을 골라야 한다. 대형 그래픽 처리장치 (GPU, Graphics Processing Unit)와 여러 HBM 스택을 붙여 수 TB/s급 대역폭을 노리는 AI 가속기라면 2.5D가 가장 현실적이다. 반대로 SRAM (Static Random Access Memory) 기반 대용량 캐시를 코어 바로 위에 쌓아 지연시간과 면적을 줄이려면 3D 적층이 효과적이다. 즉 "어느 쪽이 더 진보했는가"보다 어느 병목을 해결하려는가가 판단 기준이다.

적용 판단 체크리스트

1. 병목 유형: 문제의 핵심이 대역폭 부족인가, 면적 부족인가, 둘 다인가?
2. 열 예산: 적층 후 최고 온도와 열 저항을 냉각 구조가 감당할 수 있는가?
3. 테스트 전략: 적층 전 Known Good Die 확보와 적층 후 검사 경로가 준비되어 있는가?
4. 원가 구조: 인터포저 전체 적용이 필요한가, EMIB 같은 부분 브리지로 충분한가?
5. 공급망 성숙도: 파운드리, OSAT (Outsourced Semiconductor Assembly and Test), 설계 툴 체인이 모두 대응 가능한가?

피해야 할 안티패턴

• 대역폭 요구는 크지 않은데 "최신이니까" 3D 적층부터 검토하는 접근
• 열 경로와 냉각 구조를 보지 않고 적층 밀도만 높이는 설계
• 패키징 수율을 칩 수율과 별개로 생각해 총 원가를 과소평가하는 판단

기술사 답안에서는 2.5D와 3D를 단순 정의로 끝내지 말고, 배선 길이·열·수율·검사·원가의 다섯 축으로 비교하면 좋다. 그래야 패키징을 진짜 성능 기술로 이해하고 있다는 점이 드러난다.

• 📢 섹션 요약 비유: 2.5D와 3D 선택은 건물을 넓게 지을지 높게 지을지 결정하는 것과 같다. 같은 면적 확보라도 냉방, 공사비, 동선이 완전히 달라진다.

Ⅴ. 기대효과 및 결론

2.5D와 3D 패키징이 확산되면 고대역폭 메모리 결합, 이기종 로직 통합, 제품 소형화, 전력/bit 절감이라는 네 가지 효과를 동시에 기대할 수 있다. 특히 AI와 HPC 시대에는 연산 칩만 빠른 것으로는 부족하고, 그 칩에 데이터를 어떻게 공급하느냐가 실제 성능을 좌우한다. 이런 점에서 첨단 패키징은 미세 공정의 보조 수단이 아니라, 미세 공정 한계를 넘는 우회 경로다.

하지만 한계도 크다. 적층이 복잡해질수록 테스트와 수율 관리가 어려워지고, 열 밀도 문제는 물리적으로 더 예민해진다. 앞으로는 하이브리드 본딩, 백사이드 전력 전달, 광 I/O, 더 얇은 웨이퍼 기술이 이런 약점을 줄이는 방향으로 발전할 가능성이 높다.

결론적으로 2.5D와 3D 패키징은 "칩을 더 촘촘히 놓는 기술"이 아니라, 데이터가 오가는 거리와 방식 자체를 재설계하는 시스템 기술이다. 따라서 이 주제는 후공정 지식으로만 보지 말고, 현대 반도체 성능 아키텍처의 중심으로 기억하는 것이 맞다.

• 📢 섹션 요약 비유: 첨단 패키징은 이삿짐을 예쁘게 싸는 기술이 아니라, 주방·창고·엘리베이터 위치를 다시 배치해 집안 동선을 바꾸는 리모델링과 같다.

📌 관련 개념 맵

📈 관련 키워드 및 발전 흐름도

전통 패키지 중심 SoC / 보드 연결
        │
        ▼
배선 길이 · 핀 수 · 신호 무결성 한계
        │
        ▼
2.5D 인터포저 / 브리지 패키징
        │
        ├────────▶ GPU + HBM 결합
        └────────▶ 칩렛 기반 이기종 통합
        │
        ▼
3D 적층 · TSV · 하이브리드 본딩
        │
        ▼
고밀도 캐시 적층 · 이미지 센서 · 차세대 AI 패키지

이 흐름은 보드 수준 연결 한계를 넘기 위해 패키징이 수평 고밀도화에서 수직 적층으로 확장되는 과정을 보여 준다.

👶 어린이를 위한 3줄 비유 설명

1. 2.5D는 여러 집을 옆으로 바짝 붙이고 비밀 통로로 연결한 동네 같아요.
2. 3D는 집을 위로 층층이 쌓고 엘리베이터로 바로 오가게 만든 건물 같아요.
3. 더 빨리 오갈 수 있지만, 건물이 뜨거워지지 않게 하고 튼튼하게 짓는 일이 아주 중요해요.