497. 칩렛 (Chiplet) 아키텍처

핵심 인사이트 (3줄 요약)

1. 본질: 칩렛 (Chiplet) 아키텍처는 거대한 단일 다이 대신 기능별로 나눈 여러 다이를 하나의 패키지 안에서 시스템처럼 묶는 설계 방식이다.
2. 가치: 연산, 입출력, 캐시를 서로 다른 공정과 면적으로 분리해 수율과 원가를 개선하고, 같은 부품 조합으로 다양한 제품군을 빠르게 확장할 수 있다.
3. 판단 포인트: 성공 여부는 "쪼갰는가"가 아니라 D2D (Die-to-Die) 인터커넥트, 패키징, 검증, 열 설계를 얼마나 정교하게 통합했는가에 달려 있다.

Ⅰ. 개요 및 필요성

칩렛 아키텍처는 중앙처리장치 (CPU, Central Processing Unit), 그래픽 처리장치 (GPU, Graphics Processing Unit), 입출력 (I/O, Input/Output), 캐시 같은 블록을 하나의 거대한 실리콘 다이로 만들지 않고, 여러 개의 작은 다이로 분리해 한 패키지 안에서 결합하는 구조다. 반도체 공정이 5nm, 3nm로 갈수록 웨이퍼 비용과 결함 민감도가 커지면서, "모든 기능을 최신 공정 한 장에 담는 방식"은 수율과 개발비 측면에서 빠르게 불리해졌다. 특히 고속 연산 블록은 최신 공정이 필요하지만, 아날로그 I/O나 메모리 PHY (Physical Layer)는 굳이 같은 고가 공정을 쓸 이유가 적다.

즉 칩렛은 단순 분할이 아니라 공정 미스매치와 대형 다이 수율 문제를 동시에 푸는 전략이다. 같은 면적이라도 거대한 단일 다이는 결함 하나로 전체가 폐기되지만, 여러 작은 다이는 불량 난 다이만 걸러 조립할 수 있다. 여기에 제품 파생도 쉬워져 같은 I/O 다이에 연산 칩렛 수만 바꿔 데스크톱, 서버, 가속기 계열을 빠르게 만들 수 있다.

┌────────────────────────────────────────────────────────────────────────────┐
│ 왜 단일 대형 다이에서 칩렛으로 이동하는가                                   │
├───────────────────────────────┬────────────────────────────────────────────┤
│ Monolithic Die                │ Chiplet Package                            │
│ [Core + Cache + I/O + PHY]    │ [Compute][Compute][I/O][Cache]            │
│                               │                                            │
│ 결함 1개 => 전체 폐기         │ 결함 1개 => 해당 다이만 교체               │
│ 전부 동일 공정 사용           │ 연산/입출력/아날로그를 공정별 분리          │
│ 제품 파생 시 재설계 범위 큼   │ 조합 변경으로 제품군 확장 용이             │
└───────────────────────────────┴────────────────────────────────────────────┘

이 그림의 핵심은 칩렛이 "더 작은 칩"이 아니라 패키지 수준에서 재조립 가능한 반도체 구조라는 점이다. 설계 단위가 다이에서 패키지로 올라가면서, 성능뿐 아니라 제조와 공급망 전략까지 함께 바뀐다.

• 📢 섹션 요약 비유: 칩렛은 통짜 가구를 한 번에 만드는 대신, 상판·서랍·다리를 따로 만들어 조립하는 방식과 같다. 한 부품이 불량이어도 전체를 버리지 않아도 되고, 방 크기에 맞춰 조합을 바꾸기 쉽다.

Ⅱ. 아키텍처 및 핵심 원리

칩렛 구조의 핵심은 기능 분할과 패키지 내부 연결이다. 보통 연산 칩렛은 최신 미세 공정으로 만들고, I/O 다이와 아날로그 블록은 상대적으로 성숙한 공정에 배치한다. 이렇게 만든 다이들은 패키지 기판, 실리콘 인터포저 (Silicon Interposer), 브리지 구조 위에서 D2D 인터커넥트로 묶인다. 이때 중요한 것은 단순 연결 여부가 아니라 패키지 내부에서도 캐시 일관성, 메모리 접근, 전력 전달이 시스템처럼 유지되는가다.

칩렛 설계는 보통 세 단계로 판단한다. 첫째, 어떤 블록을 다이 경계 밖으로 뺄지 정한다. 둘째, 칩렛 간 트래픽이 얼마나 많은지 계산해 패키지 배선과 프로토콜을 고른다. 셋째, 조립 전 각 다이를 KGD (Known Good Die) 수준으로 검증해 패키지 수율 손실을 줄인다.

┌────────────────────────────────────────────────────────────────────────────┐
│ 칩렛 패키지의 전형적 데이터 경로                                            │
├────────────────────────────────────────────────────────────────────────────┤
│ [Compute Chiplet A] ──┐                                                     │
│ [Compute Chiplet B] ──┼── Coherent D2D Fabric ── [I/O Die] ── DDR / CXL    │
│ [Cache / Accel Tile] ─┘                               │                     │
│                                                       └──── PCIe / Network  │
├────────────────────────────────────────────────────────────────────────────┤
│ 핵심 과제: 대역폭 확보 · 지연 최소화 · KGD 확보 · 전력 전달 · 열 분산       │
└────────────────────────────────────────────────────────────────────────────┘

최근에는 UCIe (Universal Chiplet Interconnect Express) 같은 표준이 등장해, 서로 다른 회사의 칩렛을 공통 규격으로 묶으려는 흐름도 강해지고 있다. 다만 표준이 있다고 해서 바로 호환되는 것은 아니다. 물리층, 패키지, 전력, 보안, 관리 모델이 같이 맞아야 진짜 생태계가 된다.

• 📢 섹션 요약 비유: 칩렛은 레고 블록이 아니라 배관과 전기선까지 연결되는 모듈식 건물이다. 블록을 쌓는 것보다, 내부 통로와 배선을 얼마나 잘 설계했는지가 완성도를 좌우한다.

Ⅲ. 비교 및 연결

칩렛은 오래전 MCM (Multi-Chip Module)과 닮아 보이지만 성격이 다르다. MCM은 여러 칩을 한 패키지에 모으는 데 초점이 있었다면, 현대 칩렛은 미세한 D2D 인터커넥트와 재사용 가능한 타일 설계, 표준화된 조합을 지향한다. 또 단일 다이와 비교할 때 성능이 무조건 좋아지는 것도 아니다. 패키지 내부 hop이 늘어나면 지연과 전력 소모가 증가할 수 있기 때문이다.

칩렛은 HBM (High Bandwidth Memory), TSV (Through-Silicon Via), 2.5D 패키징과도 강하게 연결된다. 예를 들어 인공지능 (AI, Artificial Intelligence) 가속기는 연산 타일을 여러 칩렛으로 나누고, HBM을 인터포저 위에 함께 올려 패키지 단위에서 하나의 가속기처럼 동작시킨다. 즉 칩렛은 단독 기술이 아니라 고대역폭 메모리, 패키징, 인터커넥트 표준이 함께 묶이는 상위 설계 개념이다.

또한 칩렛은 조직 운영 측면에서도 의미가 크다. 공정 노드 변화가 빨라질수록 모든 블록을 한꺼번에 재검증하기보다, 검증된 I/O 다이를 유지하고 연산 칩렛만 갱신하는 방식이 훨씬 빠르다. 그래서 칩렛은 아키텍처 혁신이면서 동시에 제품 개발 프로세스 혁신이기도 하다.

• 📢 섹션 요약 비유: 단일 다이는 원룸형 집, 칩렛은 모듈형 주택에 가깝다. 원룸은 동선이 짧지만 확장이 어렵고, 모듈형 주택은 방을 늘리기 쉽지만 연결 통로 설계가 중요하다.

Ⅳ. 실무 적용 및 기술사 판단

실무에서 칩렛은 서버 CPU, AI 가속기, 네트워크 ASIC (Application-Specific Integrated Circuit)처럼 규모가 크고 제품 파생이 잦은 영역에서 특히 유리하다. 예를 들어 데이터센터용 프로세서는 같은 I/O 다이를 유지한 채 연산 칩렛 수만 2개, 4개, 8개로 바꿔 제품군을 늘릴 수 있다. 반대로 모바일 SoC처럼 초저전력, 초소형, 초저지연이 절대적인 제품은 패키지 복잡도보다 단일 다이의 이점이 더 클 수 있다.

적용 판단 체크리스트

1. 분할 타당성: 어떤 블록을 다이 경계 밖으로 빼도 성능 손실이 허용되는가?
2. 트래픽 특성: 칩렛 간 통신량이 많아 패키지 인터커넥트가 병목이 되지 않는가?
3. 열 분산: 고발열 연산 칩렛이 한곳에 몰리지 않도록 배치 가능한가?
4. 수율 전략: KGD 확보, 조립 후 테스트, 불량 분석 체계가 준비되어 있는가?
5. 생태계 선택: 사내 독자 링크를 쓸지, UCIe 같은 표준 기반으로 갈지 전략이 있는가?

피해야 할 안티패턴

• 다이를 너무 잘게 쪼개 패키지 내부 지연과 조립 비용만 키우는 설계
• 패키지 대역폭 계산 없이 "칩렛이면 확장 가능"하다고 가정하는 접근
• 칩렛 재사용만 강조하고 전력 전달·클럭 동기·보안 검증을 뒤로 미루는 운영

기술사 답안에서는 칩렛의 장점만 적기보다, 수율 향상과 공정 분리의 이득 그리고 인터커넥트·패키징·검증 복잡도의 비용을 함께 써야 한다. 그래야 칩렛을 유행어가 아니라 실제 설계 선택지로 이해하고 있다는 점이 드러난다.

• 📢 섹션 요약 비유: 칩렛 도입은 방을 더 만드는 일이 아니라, 복도·전기 배선·배관까지 새로 설계하는 증축 공사와 같다. 방 수만 늘리면 끝나는 문제가 아니다.

Ⅴ. 기대효과 및 결론

칩렛 아키텍처가 성숙하면 반도체 산업은 더 빠른 제품 파생, 공정 혼합 최적화, 대형 다이 수율 개선이라는 세 가지 이점을 크게 얻는다. 특히 AI와 HPC처럼 한 세대 안에서도 연산, 메모리, I/O 요구가 빠르게 바뀌는 분야에서는 칩렛 기반 설계가 민첩성을 높인다. 이는 "더 큰 칩을 만든다"는 경쟁에서 "더 잘 조합된 패키지를 만든다"는 경쟁으로 무게중심이 이동하고 있음을 뜻한다.

물론 한계도 분명하다. 패키지 비용 증가, 인터커넥트 전력, 열 집중, 다이 간 일관성 유지, 공급망 복잡도는 계속 부담이다. 앞으로는 UCIe 기반 생태계 확대, 3D 칩렛 적층, 광 인터커넥트, 백사이드 전력 전달 같은 기술이 이런 약점을 줄여 나갈 가능성이 크다.

결론적으로 칩렛은 "칩을 여러 개 붙인다"는 수준이 아니라, 반도체 설계의 기본 단위를 다이에서 패키지로 끌어올린 변화다. 따라서 칩렛을 이해할 때는 수율 개선만 외우지 말고, 패키지 내부가 하나의 시스템 버스처럼 동작하도록 만드는 기술로 기억하는 것이 정확하다.

• 📢 섹션 요약 비유: 칩렛은 여러 부품을 상자에 담는 방식이 아니라, 작은 엔진과 변속기와 배터리를 조합해 한 대의 자동차를 만드는 플랫폼 전략과 같다. 조합이 유연해지는 대신, 연결부 설계가 곧 성능이 된다.

📌 관련 개념 맵

📈 관련 키워드 및 발전 흐름도

단일 대형 다이 중심 설계
        │
        ▼
수율 악화 · 공정 비용 상승 · 레티클 한계 압박
        │
        ▼
MCM (Multi-Chip Module) 재조명
        │
        ▼
칩렛 아키텍처 + 고속 D2D 인터커넥트
        │
        ├────────▶ UCIe 표준화
        ├────────▶ 2.5D / 3D 패키징
        └────────▶ HBM 결합형 AI / HPC 패키지

이 흐름은 대형 단일 다이의 한계를 해결하려는 시도가 패키지 수준 통합, 표준화, 이기종 집적으로 확장되는 과정을 보여 준다.

👶 어린이를 위한 3줄 비유 설명

1. 칩렛은 큰 장난감을 한 번에 만드는 대신, 머리·몸통·팔을 따로 만들어 조립하는 방법이에요.
2. 그래서 팔 하나가 잘못 만들어져도 전체를 버리지 않고, 필요한 만큼만 더 붙일 수 있어요.
3. 대신 부품끼리 빨리 이야기하게 만드는 연결 통로를 아주 잘 만들어야 진짜 좋은 장난감이 돼요.