Chiplet (칩렛) 아키텍처

핵심 인사이트 (3줄 요약)

본질: 칩렛(Chiplet) 아키텍처는 하나의 거대한 칩(Monolithic Die)을 만드는 대신, CPU, GPU, 캐시, I/O 등의 구성 요소를 기능별로 작은 조각(Chiplet)으로 분리하여 레고 블록처럼 조립하는 설계 패러다임이다.

가치: 거대한 칩은 미세한 먼지 하나만 떨어져도 전체를 버려야 해서 수율(Yield)이 낮고 원가가 폭증하지만, 작게 쪼개어 만들면 불량률을 크게 줄여 제조 비용을 절감하고, 각 조각에最适合한 공정을 선택적으로 적용할 수 있다.

융합: AMD가 Ryzen과 EPYC에率先적으로 도입하여 Intel을 추격했으며, TSMC, Intel 등 주요 파운드리에서 칩렛 집적 기술을 제공하고, 차세대 소자 간 인터커넥트(보조 기눈) 기술인 UCIe까지 등장하여 생태계를 확대하고 있다.

Ⅰ. 개요 및 필요성 (Context & Necessity)

문제의식: Monolithic 칩의 수율 한계

과거 수십 년 동안 반도체는 모든 코어와 캐시, I/O 컨트롤러를 하나의 커다란 실리콘 도화지(Die) 위에 한 번에 그리는 단일 칩(Monolithic) 방식을 사용했다:

┌─────────────────────────────────────────────────────────────────────┐
│                    Monolithic 칩의 수율 문제                                 │
├─────────────────────────────────────────────────────────────────────┤
│                                                                     │
│  [ 웨이퍼上面的 부적합 물질 ]                                          │
│  ┌─────────────────────────────────────────────────────────────┐   │
│  │                                                             │   │
│  │   ● ← 먼지/결함 (Defect)                                    │   │
│  │                                                             │   │
│  │      ┌─────────────────────────────┐                       │   │
│  │      │                             │                       │   │
│  │      │      거대한 칩 (Monolithic) │ ← 결함 1개 = 전체 불량  │   │
│  │      │                             │                       │   │
│  │      └─────────────────────────────┘                       │   │
│  │                                                             │   │
│  └─────────────────────────────────────────────────────────────┘   │
│                                                                     │
│  ────────────────────────────────────────────────────────────────   │
│                                                                     │
│  [ 결함 확률과 칩 크기의 관계 ]                                       │
│                                                                     │
│   칩 크기 2배 → 결함 확률: 2배? (아니요, 기하급수적으로 증가!)        │
│                                                                     │
│   예: 1칸 (정상)                                                    │
│   │ 갈아엎을 probability │ ← 5%                                     │
│                                                                     │
│   예: 4칸 (결합)                                                    │
│   │ 정상概率 │ = (1 - 5%)^4 = 85% (결합하면 결함 가능성 줄어듦)   │
│                                                                     │
│   → 같은 면적에서 더 많은 칩을 복구 가능                              │
│                                                                     │
└─────────────────────────────────────────────────────────────────────┘

[다이어그램 해설] 피자를 굽는데 파리 하나가 날아와 붙었다고 가정하면, 거대한 패밀리 사이즈 피자 1판을 통째로 버려야 하지만, 아주 작은 미니 피자 100조각을 굽고 있었다면 파리가 앉은 딱 1조각만 버리고 99조각은 판매할 수 있다. 같은 원리로, 칩을 작게 쪼개면 결함 발생 시 전체를 버리지 않아도 된다.

💡 비유: 장난감 로봇을 통짜 플라스틱으로 한 번에 찍어내지 않고, 머리와 팔다리를 따로따로 만들어서 조립하는 것과 같다. 팔 하나가 불량이면 팔만 버리고 새 팔을 끼우면 되며, 머리는 최신형으로, 다리는 구형 부품으로 섞어 쓰는 것도 가능하다.

Ⅱ. 아키텍처 및 핵심 원리 (Deep Dive)

AMD Zen 아키텍처의 칩렛 구조

AMD는 라이젠(Ryzen)과 에픽(EPYC) 프로세서에 이 칩렛 구조를 선도적으로 도입하여 Intel을 추격하는 데 성공했다:

┌─────────────────────────────────────────────────────────────────────┐
│                    AMD Zen 2 아키텍처 칩렛 구조                           │
├─────────────────────────────────────────────────────────────────────┤
│                                                                     │
│  [ 전체 구조 ]                                                      │
│  ┌─────────────────────────────────────────────────────────────┐   │
│  │                                                             │   │
│  │   ┌───────────┐ ┌───────────┐ ┌───────────┐ ┌───────────┐ │   │
│  │   │    CCD     │ │    CCD     │ │    CCD     │ │    CCD     │ │   │
│  │   │ (CPU 코어) │ │ (CPU 코어) │ │ (CPU 코어) │ │ (CPU 코어) │ │   │
│  │   │  8코어    │ │  8코어    │ │  8코어    │ │  8코어    │ │   │
│  │   └─────┬─────┘ └─────┬─────┘ └─────┬─────┘ └─────┬─────┘ │   │
│  │         │             │             │             │         │   │
│  │   ┌─────┴─────────────┴─────────────┴─────────────┴─────┐   │   │
│  │   │              Infinity Fabric (초고속 상호연결)          │   │   │
│  │   └────────────────────────┬────────────────────────────┘   │   │
│  │                            │                                │   │
│  │                     ┌──────┴──────┐                        │   │
│  │                     │     IOD     │                        │   │
│  │                     │ (입출력 다ie) │                        │   │
│  │                     │ 메모리컨트롤러 │                        │   │
│  │                     │  PCIe, USB   │                        │   │
│  │                     └─────────────┘                        │   │
│  └─────────────────────────────────────────────────────────────┘   │
│                                                                     │
└─────────────────────────────────────────────────────────────────────┘

[다이어그램 해설] AMD Zen 2 구조는 4개의 CCD (Core Complex Die)와 1개의 IOD (I/O Die)로 구성된다. CCD는 CPU 코어들이 들어있는 연산 전문 칩으로 최신 고가의 공정(7nm/5nm), IOD는 메모리 컨트롤러와 PCIe 등 통신을 담당하는 칩으로 상대적으로 저렴한 공정(12nm)으로 제작된다. 이들을 Infinity Fabric이라는 초고속 내부 버스로 연결하여 하나의 프로세서처럼 동작시킨다.

Monolithic vs Chiplet 비교

┌─────────────────────────────────────────────────────────────────────┐
│                    Monolithic vs Chiplet 비교                            │
├─────────────────────────────────────────────────────────────────────┤
│                                                                     │
│  [ 기존 Monolithic 칩 ]              [ 칩렛 조립 칩 ]              │
│                                                                     │
│  ┌──────────────────────┐         ┌──────────┐ ┌────────────┐    │
│  │    코어 1   코어 2   │         │ 코어 1,2 │ │ 코어 3,4 │    │
│  │                      │         └─┬──────┬─┘ └─┬──────┬───┘    │
│  │       L3 캐시        │           │      │     │          │    │
│  │                      │        ┌──▼──────▼─────▼──────▼───┐    │
│  │    코어 3   코어 4   │        │     I/O 컨트롤러 다ie    │    │
│  │                      │        │     (메모리, PCIe 등)    │    │
│  │    I/O 컨트롤러      │        └──────────────────────────┘    │
│  └──────────────────────┘         (모두 하나의 패키지 안에 조립됨)    │
│                                                                     │
│  ────────────────────────────────────────────────────────────────   │
│                                                                     │
│  [ 제조 원가 비교 ]                                                  │
│                                                                     │
│  | 구분 | Monolithic | Chiplet |                          │
│  |:---|:---|:---|                                                  │
│  | 불량률 | 높음 (큰 칩) | 낮음 (작은 칩) |                           │
│  | 공정 비용 | 전부 고가 공정 | 코어는 고가, I/O는 저가 |                │
│  | 开发 기간 | 김 (설계 난이도 高) | 짧음 (모듈화 설계) |                 │
│  | 확장성 | 제한적 | 우수 (코어 수 조절 용이) |                        │
│                                                                     │
└─────────────────────────────────────────────────────────────────────┘

[다이어그램 해설] 칩렛 방식의 핵심 장점은 세 가지다:

수율 향상: 작은 칩을 여러 개 만들면 결함 발생 시 해당 칩만 버리면 된다
원가 절감: I/O처럼 진화 속도가 느린 부분은 저렴한 공정을 사용할 수 있다
확장성: 서버용으로 더 많은 코어가 필요하면 CCD 칩을 추가하면 된다

Ⅲ. 융합 비교 및 다각도 분석 (Comparison & Synergy)

Intel vs AMD의 칩렛 전략 비교

구분	AMD (率先)	Intel (后期跟进)
시작	Zen 2 (2019)	Alder Lake (2021)
구조	CCD + IOD 분리	P-Core + E-Core + System Agent
인터커넥트	Infinity Fabric	Foveros (3D), EMIB (2.5D)
확장성	64코어 이상 (EPYC)	최대 56코어 (Xeon)

과목 융합 관점

반도체 제조: 각 칩렛에最适合한 공정(FinFET, Gate-All-Around 등)을 적용 가능
封装技术:Chip-on-Wafer, CoWoS, Foveros 등 2.5D/3D 패키징 기술과의 결합
설계 도구: ARM TSV, Intel EMIB 지원 EDA 도구의重要性

Ⅳ. 실무 적용 및 기술사적 판단 (Strategy & Decision)

실무 시나리오

시나리오 — AMD EPYC의 서버 시장 장악

AMD EPYC 프로세서는 최대 64코어(128 스레드)를 8개의 CCD 칩렛으로 구성하여 제공한다. Intel이 단일的巨大 칩으로 56코어를 만든 것에 비해, AMD는 칩렛 방식으로より많은 코어를 저렴하게 제공한다. 이로 인해 데이터센터 시장에서 AMD 점유율이 급격히 증가했다.

시나리오 — Apple Silicon의 통합형 SoC

Apple M2 Ultra는 두 개의 M2 Max 칩을 UltraFusion으로 결합하여 192GB의 통합 메모리를 제공한다. 이는 내부적으로 칩렛 개념을応用하여 2개의 칩을 초고속으로 연결하는 기기이며, 병렬 처리 성능이 단일 칩에 근접한다.

도입 체크리스트

칩렛 간 인터커넥트 대역폭이 시스템 성능 요구를 만족하는가?
칩렛 간 지연 시간(latency)이 허용 가능한가?
전체 패키지 공정이 양산 가능한 수율인 가?
검증(testing) 전략이 칩렛별 조립 특성을 반영하고 있는 가?

안티패턴

안티패턴 — 칩렛 수를 너무 많이 분리: 칩렛 수가 많아지면 그 사이를 연결하는 인터커넥트의 복잡성이 증가하고, 패키지 비용과 열 저항이 증가한다. 반드시 성능/비용 균형이 맞는 적정数量的 칩렛 분리가 필요하다.

Ⅴ. 기대효과 및 결론 (Future & Standard)

UCIe (Universal Chiplet Interconnect Express)

2022년 Arm, AMD, Intel, Qualcomm 등이 jointly하여 칩렛 간 표준 接口规格인 UCIe를 정의했다:

계층	기능
물리 계층	LV/I/O, 시리얼/병렬 전송
프로토콜 계층	PCIe, CXL, Coherent 매핑
형식 계층	Die-to-Die 어댑터

UCIe의 등장으로 서로다른、ベンダー製の 칩렛을 표준화된 방식으로 결합하는 것이 가능해졌다.

📢 섹션 요약 비유: 레고 블록으로 집을 지으면 조립식이라 싸고 빠르지만, 블록과 블록이 이어지는 이음새(인터커넥트)가 헐거우면 물이 샌다. 이 이음새를 통짜 건물처럼 완벽하게 매끄럽게 붙이는 고급 본드질(첨단 패키징)이 칩렛의 생명이다. AMD가 Intel을 추격할 수 있었던 것은 바로 이 첨단封装 기술의 리더십 덕분이다.

📌 관련 개념 맵 (Knowledge Graph)

개념	관계
CCD (Core Complex Die)	AMD Zen의 CPU 코어 칩렛
IOD (I/O Die)	AMD Zen의 입출력 칩렛
Infinity Fabric	AMD의 초고속 내부 버스
Foveros	Intel의 3D 칩렛 패키징 기술
EMIB	Intel의 2.5D 인터포저 패키징 기술
UCIe	칩렛 간 표준화된 상호연결 규격
CoWoS	TSMC의 Chip-on-Wafer-on-Substrate 패키징

👶 어린이를 위한 3줄 비유 설명

칩렛은 "장난감을 부품을 나눠서 만드는 것"에 비유할 수 있어요. 한 번에 통짜로 만들면 한 부품이 불량이면 전체를 다시 만들어야 해요. 하지만 머리, 팔, 다리를 나눠서 만들면 불량 부품만 교체하면 되요. 이것이 바로 칩렛의 핵심 아이디어예요.
AMD는 공장도 여러 개로 나눠서 각각 효율적으로 만들어요. CPU 코어 만드는 공장(5nm)은 가장 좋은 기계로 만들지만, PCIe/USB 같은 외부 연결 만드는 공장(12nm)은 그리 newest機械가 필요 없으므로 더 싸게 만들어요. 마지막에 다리를 Infinity Fabric이라는 超빠른 도로로 연결해요.
문제는 부품들이 떨어져 있어서 서로 이야기 나누는 것(인터커넥트)이 조금 어려워요. 그래서 과학자들이 "이제는 표준으로 이렇게 연결하자!"라고 규격을 만들었어요 (UCIe). 이렇게 하면 A社 CPU와 B社 메모리를 함께 쓰는 것처럼 서로 다른 부품을 합칠 수 있어요.