전력 게이팅 (Power Gating)

핵심 인사이트 (3줄 요약)

1. 본질: 전력 게이팅(Power Gating)은 사용하지 않는 회로 블록의 전원 공급 자체를 물리적인 스위치(슬립 트랜지스터)로 끊어 동적 전력과 정적 전력을 모두 0에 가깝게 차단하는 절전 기술이다.
2. 가치: 클럭 게이팅이 동적 전력만 줄이는 데 비해, 전력 게이팅은 누설 전류(Static Power)까지 완벽 차단하여 90% 이상의 대기 전력을 절감할 수 있다.
3. 비용: 전원 차단 시 내부 상태(State)가 소멸되므로 Wake-up 지연(수천 클럭)과 상태 저장/복원 오버헤드가 발생하며, 이 트레이드오프를 C-State로 정밀 관리한다.

Ⅰ. 대두 배경 — 왜 전력 게이팅이 필요한가

클럭 게이팅의 한계

과거에는 **클럭 게이팅(Clock Gating)**만으로도 충분한 절전 효과를 얻을 수 있었다. 클럭 신호를 멈추면 플립플롭이 토글하지 않으므로 동적 전력(Dynamic Power)이 0이 된다. 그러나 10nm 이하 공정으로 내려가면서 문제가 달라졌다.

누설 전류의 등장

아무리 클럭을 멈춰도, 트랜지스터가 OFF 상태에서도 절연막(Gate Oxide)을 통해 전자가 새어나가는 **게이트 산화막 터널링(Gate Oxide Tunneling)**과 채널의 역바이어스된 PN 접합을 통해 흐르는 **서브스레시홀드 누설(Subthreshold Leakage)**이 발생한다. 미세 공정으로 갈수록 게이트 산화막이 얇아져 터널링이 심해지고, 임계 전압(Vt)이 낮아져 서브스레시홀드 누설이 지수적으로 증가한다.

[누설 전류 메커니즘]
     게이트 산화막 (-thin SiO₂ or High-k-)
           │
    ┌──────┼──────┐
    │  NMOS Transistor  │
    │      ↓ 터널링     │
    └──────┼──────┘
           │
    Source ─── Channel ─── Drain
              (Leakage Current Flow)

[공정 미세화에 따른 누설 전류 증가]
   공정        누설 전류 비율    클럭 게이팅 효과
   180nm    →    5%          ≈ 95% 절감
   65nm     →   20%          ≈ 80% 절감
   22nm     →   50%          ≈ 50% 절감
   7nm      →   75%+         ≈ 25% 절감

[다이어그램 해설] 위 표는 공정 미세화가 진행될수록 클럭 게이팅만으로는 절전 효과가 급격히 감소함을 보여준다. 7nm 공정에서는 누설 전류가 전체 전력의 75% 이상을 차지하여, 클럭을 멈춰도 소용이 없다.

전력 게이팅의 탄생

누설 전류를 막을 유일한 방법은 메인 전원(V_DD 또는 GND) 자체를 물리적으로 끊는 것이다. 이 개념이 **전력 게이팅(Power Gating)**이다. 2000년대 중반 Intel Pentium 4 HT와 AMD K8에서 처음 도입되어 현대 모든 SoC(Apple M-series, Qualcomm Snapdragon, Samsung Exynos 등)에 필수 기술로 적용되었다.

💡 비유: 낡은 아파트에서 불을 다 끄고 나갔어도 기본 관리비와 보일러 난방(누설 전류)이 나온다면, 아예ブレ커를 내리는 것과 같다.

Ⅱ. 동작 원리 및 하드웨어 구조

슬립 트랜지스터(Sleep Transistor)

전력 게이팅은 전원(V_DD)과 대상 회로 사이에 슬립 트랜지스터라고 불리는 거대한 스위치 MOSFET을 직렬로 삽입하여 구현한다. 슬립 트랜지스터는 두 가지 타입이 있다:

• 헤더(Header): V_DD 측에 배치된 PMOS — ON일 때 V_DD에서 회로로 전류 공급
• 푸터(Footer): GND 측에 배치된 NMOS — ON일 때 회로에서 GND로 전류 배출

[전력 게이팅 기본 구조]

     V_DD (메인 전원)
         │
    ┌────┴────┐
    │ Header  │ ← 슬립 제어 신호 (Sleep)
    │(PMOS)   │
    └────┬────┘
         │ (가상 V_DD, Virtual VDD)
    ┌────┴────┐
    │         │
    │ 대상 회로 │ (예: CPU 코어 2번, GPU Shader Cluster 등)
    │ (Block) │
    │         │
    └────┬────┘
         │
    ┌────┴────┐
    │ Footer  │ ← 슬립 제어 신호 (Sleep)
    │(NMOS)   │
    └────┬────┘
         │
        GND

[다이어그램 해설] 헤더와 푸터가 모두 ON일 때(Active 모드) 전류가 정상적으로 흐르고, 둘 중 하나라도 OFF(Sleep 모드)가 되면 회로와 전원/GND가 물리적으로 분리되어 누설 전류도 동적 전력도 0에 수렴한다.

절전 모드 동작 상태

[다이어그램 해설] 전력 게이팅의 깊이(Depth)에 따라 절전 정도와 복귀 시간이 다르다. 헤더만 끊는 Light Sleep은 빠른 복귀가 가능하고, 둘 다 끊는 Deep Sleep은 최대 절감이지만 복귀에 오래 걸린다.

Ⅲ. 상태 보존 및 Wake-up 트레이드오프

상태 손실(State Loss) 문제

전원이 차단되면 SRAM(캐시, 레지스터 파일), DRAM, 플립플롭에 저장된 모든 데이터가 소멸된다. 이를 해결하기 위해 두 가지 전략이 사용된다:

1. 상태 보존 레지스터(State Retention Register): Sleep 직전 필수 상태를 항상 켜져 있는 작은 SRAM에 복사(Save)하고, Wake-up 시 복원(Restore)한다.
2. 배타적 설계: 상태 보존 비용이 큰 블록은 전원을 완전히 끊고, 자주 쓰는 레지스터만 별도 전원으로 유지하는 하이브리드 방식(Intel C6/C7 상태에서 사용).

[상태 보존 메커니즘]

  Sleep 명령 수신
       │
       ▼
  ┌────────────┐
  │ 상태 저장   │ → 항상 전원이 공급되는 영역에 복사
  │(State Save)│   (Retention SRAM 또는 항상 ON 토폴로지)
  └────┬───────┘
       │
       ▼
  ┌────────────┐
  │ 슬립 트랜지 │ → Header/Footer 모두 OFF
  │ 스터 OFF   │ → 동적 전력 0, 누설 전력 ≈ 0
  └────┬───────┘
       │
       ▼
  [수면 상태 지속]

       │
       ▼
  Wake-up 명령 수신
       │
       ▼
  ┌────────────┐
  │ 슬립 트랜지 │ → Header/Footer ON
  │ 스터 ON    │ → 전압 안정화 대기 (수천 클럭)
  └────┬───────┘
       │
       ▼
  ┌────────────┐
  │ 상태 복원   │ → 보존된 데이터로 레지스터 복원
  │(State Rest.)│
  └────────────┘

[다이어그램 해설] 전력 게이팅의 Wake-up 과정은 Save → Sleep → Restore의 3단계를 거친다. Save와 Restore 오버헤드가 크기 때문에, 수면 시간이 매우 짧은 경우에는 전력 게이팅 자체가 손해가 된다.

C-State와 전력 게이팅 매핑

현대 CPU의 C-State(CPU 상태)는 전력 게이팅 깊이에 따라 세분화되어 있다:

💡 비유: C0는 격렬한 회의 중, C1은 잠깐 커피喝水중, C6-C10은 퇴근하여 회사의 모든 전원을 내리는 것에 해당한다.

Ⅳ. 구현 방식 — Fine-grain vs Coarse-grain

Fine-grain Power Gating

각 게이트, 플립플롭, 또는 작은 모듈 단위에 개별 슬립 트랜지스터를 배치한다. EDA 도구가 자동으로 삽입하므로 정밀한 전력 관리 가능하지만, 면적 오버헤드(슬립 트랜지스터가 회로 면적의 10-20% 추가)와 routing拥塞이 발생한다.

Coarse-grain Power Gating

큰 기능 블록(CPU 코어, GPU 클러스터, DSP 등) 단위로 하나의 슬립 트랜지스터를 공유한다. 면적 오버헤드가 적지만, 사용하지 않는 서브블록도 함께 수면 상태에 들어가야 하므로 유연성이 낮다.

[Fine-grain vs Coarse-grain 비교]

Fine-grain (각 게이트별):
  ┌──┬──┬──┬──┬──┬──┐
  │TR│TR│TR│TR│TR│TR│ ← 모든 게이트에 개별 슬립 트랜지스터
  └──┴──┴──┴──┴──┴──┘
  → 정밀, 면적↑, 복잡한 라우팅

Coarse-grain (블록 단위):
  ┌─────────────────────┐
  │   CPU Core 0        │◄- 하나의 슬립 트랜지스터가
  │  ┌──┬──┬──┬──┬──┐  │    전체 코어를 관리
  │  │  │  │  │  │  │  │
  │  └──┴──┴──┴──┴──┘  │
  └─────────────────────┘
  → 단순, 면적↓, 유연성↓

[다이어그램 해설] Fine-grain 방식은 칩 설계도의 가장 낮은 계층(각 게이트)에서 전력 게이팅을 제어하므로 세밀한 절감이 가능하지만, 슬립 트랜지스터가 회로 면적의 상당 부분을 차지한다. Coarse-grain은 블록 단위라 효율적이지만 블록 내 일부만 사용할 때 불필요한 전력 게이팅이 일어난다.

Ⅴ. 저전력 기술 비교 및 종합

전력 게이팅은 저전력 기술의 가장 강력한 축이지만, 단독으로는 완전한 절전 솔루션이 아니다. 클럭 게이팅, DVFS와 상호 보완적으로 동작한다:

[다이어그램 해설] 세 가지 기술은 상호 배타적이지 않고 계층적으로 중첩된다. 일반적인 사용 시나리오: DVFS로 작업 부하에 맞게 V/f를 낮추고, 유휴 시 클럭 게이팅으로 동적 전력을 줄이며, 장기 유휴 시 전력 게이팅으로 누설 전류까지 제거한다.

📢 섹션 요약 비유: 전원 게이팅은 집에 나간 직후 메인ブレーカ를 내리는 것에 비유할 수 있다 — 냉장고 등 필수 전력만 남기고 모든 전기 사용을 차단하므로 최대 절감 효과가 있지만, 다시 전원을 올릴 때 모든 가전 제품의 초기화 시간이 필요하다.

📌 관련 개념 맵

👶 어린이를 위한 3줄 비유 설명

1. 전력 게이팅은 안 쓰는 장난감을 찾을 때 놀래키(클럭 게이팅)보다 훨씬 더 확실하게 — 아예 장난감 상자를 창고로 옮겨버리는 거예요.
2. 하지만 창고에서 다시 가져오려면(누설 전류 차단 후 복귀) 시간이 많이 걸려요 — 작은 장난감은 바로 찾을 수 있지만요.
3. 그래서 잠깐만 안 쓰는 경우에는 창고에 넣지 않고 그냥 두는데, 장기 여행갈 때만 창고에 넣는 거예요!

📚 출처

• Michel, U., et al. "Power Gating: A Survey." IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2019.
• Kim, N., et al. "Leakage Current Reduction in Deep Submicron Circuits." Solid-State Electronics, 2020.
• Intel 64 and IA-32 Architectures Software Developer's Manual, Volume 3A: System Programming Guide.
• ARM Architecture Reference Manual — Power Management chapters.