319. 사이클 스틸링 (Cycle Stealing)

핵심 인사이트 (3줄 요약)

본질: 사이클 스틸링 (Cycle Stealing)은 DMA (Direct Memory Access) 제어기가 메모리 버스를 잠깐씩 가져가 1워드 안팎의 데이터를 옮기는 버스 공유 전략이다.

가치: CPU (Central Processing Unit)를 통째로 멈추는 버스트 모드 (Burst Mode)보다 응답성을 덜 해치면서도, 실시간 I/O (Input/Output) 장치의 데이터 유실을 막는다.

판단 포인트: 핵심은 "CPU 지연을 얼마나 허용할 수 있는가"와 "장치가 데이터를 얼마나 급하게 비워야 하는가"의 균형이며, 과도한 스틸링은 오히려 전체 처리량을 떨어뜨린다.

Ⅰ. 개요 및 필요성

사이클 스틸링 (Cycle Stealing)은 CPU와 DMA가 같은 시스템 버스를 공유할 때, DMA가 매번 아주 짧은 시간만 버스를 점유해 데이터를 전송하는 방식이다. CPU는 원래 메모리 접근 때마다 버스를 필요로 하지만, 모든 클럭에서 버스를 계속 쓰는 것은 아니다. 바로 이 틈을 이용하거나, 필요한 경우 CPU의 다음 메모리 접근을 한 번 늦추는 방식으로 DMA가 데이터 전송을 수행한다.

이 개념이 필요한 이유는 고속 주변장치가 "기다려 줄 수 없는 데이터"를 다루기 때문이다. 오디오 스트림, 네트워크 패킷, 센서 샘플처럼 일정 주기로 들어오는 데이터는 장치 버퍼가 작아 제때 메모리로 옮기지 못하면 곧바로 오버런(Overrun)이 난다. 반면 CPU는 한 번의 버스 접근이 몇 ns 늦어지더라도 계산 자체가 사라지지는 않으므로, 시스템은 보통 DMA 쪽에 잠깐의 우선권을 주는 편이 더 안전하다.

즉 사이클 스틸링은 "버스를 누가 오래 가지느냐"가 아니라 "누가 더 급한 순간을 갖느냐"를 해결하는 정책이다. PIO (Programmed I/O)처럼 CPU가 직접 데이터를 나르면 연산 자원이 낭비되고, 버스트 모드처럼 DMA가 오래 점유하면 CPU 반응성이 나빠진다. 사이클 스틸링은 이 둘 사이에서 실시간성, 응답성, 구현 복잡도의 균형점을 만든다.

📢 섹션 요약 비유: 하나뿐인 복도를 교수(CPU)와 택배기사(DMA)가 같이 쓰는데, 택배기사는 상자가 상하기 전에 빨리 지나가야 하므로 교수의 걸음을 한 박자만 늦춰 잠깐 먼저 지나가는 방식과 같다.

Ⅱ. 아키텍처 및 핵심 원리

사이클 스틸링이 보여 주는 핵심은 "DMA가 데이터를 옮기는 능력"보다 "버스를 짧고 자주 빌리는 능력"이다. DMA 제어기는 전송 요청이 생기면 버스 중재기 (Bus Arbiter) 또는 CPU에 버스 요청을 보내고, 현재 버스 사이클이 끝나는 지점에서 권한을 넘겨받는다. 이후 1워드 또는 매우 작은 단위를 전송한 뒤 곧바로 버스를 반납한다.

구성 요소	역할	설계 포인트
DMA 제어기	전송 주소, 개수, 방향 관리	전송 단위를 너무 크게 잡지 않기
버스 중재기 (Bus Arbiter)	CPU와 DMA 요청 우선순위 결정	기아 상태(Starvation) 방지
메모리 버스	실제 데이터 이동 경로	공유 자원이라 병목이 됨
CPU 파이프라인	버스를 잃으면 다음 메모리 단계가 지연	캐시 적중률에 따라 체감 차이 큼
장치 버퍼	급한 데이터를 임시 저장	버퍼가 작을수록 DMA 우선권 필요

아래 그림은 "CPU가 완전히 멈추는 구조"가 아니라, 메모리 접근 타이밍 사이에 DMA가 한 번씩 끼어드는 구조를 보여 준다.

┌──────────────────────────────────────────────────────────────────────┐
│          사이클 스틸링의 버스 점유 흐름: 짧게 점유하고 즉시 반납          │
├──────────────────────────────────────────────────────────────────────┤
│ 시간축        t0        t1        t2        t3        t4        t5   │
│ CPU 상태   명령 인출   실행 중    실행 중   메모리 접근  대기 1회   재개 │
│ 버스 소유      CPU        유휴       DMA        CPU        DMA      CPU │
│ 데이터 이동     -         -      장치→메모리    -      장치→메모리   -   │
├──────────────────────────────────────────────────────────────────────┤
│ 핵심: DMA는 필요한 순간마다 1회분만 전송하고, 버스를 계속 붙잡지 않는다.   │
└──────────────────────────────────────────────────────────────────────┘

이때 CPU가 체감하는 손실은 "한 클럭 전체 정지"보다 "특정 메모리 접근 한 번 지연"에 가깝다. CPU가 내부 레지스터 연산만 하는 구간이라면 거의 티가 나지 않고, 캐시 미스(Cache Miss) 직전처럼 메모리 의존성이 큰 구간이라면 체감 지연이 커진다. 그래서 사이클 스틸링의 실제 효과는 DMA 빈도뿐 아니라 CPU의 캐시 구조, 버스 대역폭, 장치 발생률에 따라 달라진다.

또한 이 방식은 작은 전송 단위 덕분에 공정성은 좋지만, 매 전송마다 중재 오버헤드가 붙는다. 따라서 "아주 급하지만 양은 크지 않은 전송"에는 적합하고, "대용량 블록을 가능한 빨리 끝내야 하는 전송"에는 버스트 모드가 더 유리할 수 있다.

📢 섹션 요약 비유: 무대 전체를 통째로 바꾸는 대신, 배우가 대사하는 틈마다 소품 담당자가 의자 하나씩만 바꾸고 바로 빠지는 공연 전환 방식과 같다.

Ⅲ. 비교 및 연결

사이클 스틸링의 경계는 PIO, 인터럽트 기반 I/O, 버스트 모드와 비교할 때 가장 선명해진다. PIO는 CPU가 직접 데이터를 옮기므로 구조는 단순하지만 CPU 낭비가 크다. 인터럽트 기반 I/O는 장치가 준비 완료를 알릴 때만 CPU가 개입하지만, 데이터량이 커지면 인터럽트 처리 횟수 자체가 부담이 된다. DMA는 전송을 하드웨어로 넘겨 이 병목을 줄이며, 그 안에서도 사이클 스틸링과 버스트 모드가 서로 다른 버스 점유 전략을 가진다.

항목	사이클 스틸링	버스트 모드	PIO
버스 점유 방식	짧게 반복 점유	길게 연속 점유	CPU가 직접 사용
CPU 영향	작은 지연 누적	전송 중 큰 정지 가능	CPU 부하 매우 큼
적합한 데이터	연속 유입되는 중소량 데이터	대용량 블록 전송	저속·단순 장치
장점	응답성 보존, 실시간성 균형	최고 전송률 확보	구현 단순
약점	중재 오버헤드	CPU 응답성 악화	성능 비효율

운영체제 관점에서는 이 차이가 인터럽트 빈도와 지연 예측성으로 연결된다. 예를 들어 오디오 장치는 일정 주기로 샘플을 밀어 넣어야 하므로, CPU를 오래 멈추는 것보다 짧게 여러 번 양보하는 편이 재생 품질을 안정시키기 쉽다. 반대로 디스크 블록 복사처럼 순수 대역폭이 더 중요한 상황에서는 버스트 모드가 유리하다.

컴퓨터구조 관점에서 보면 사이클 스틸링은 버스 중재 (Bus Arbitration), DMA, 캐시, 메모리 병목이라는 주제를 한 번에 엮어 준다. 결국 이 방식은 "CPU를 얼마나 보호할 것인가"보다 "시스템 전체에서 어떤 지연이 더 위험한가"를 고르는 문제다.

📢 섹션 요약 비유: 사이클 스틸링이 편의점 진열 보충이라면, 버스트 모드는 영업 종료 후 트럭이 한꺼번에 물건을 다 쏟아붓는 작업이고, PIO는 사장님이 직접 창고를 오가며 하나씩 채우는 방식이다.

Ⅳ. 실무 적용 및 기술사 판단

실무에서는 사이클 스틸링을 "좋은 기술"로 외우기보다 "어떤 장치와 버스 환경에서 유리한가"로 판단해야 한다. 대표적인 적용 대상은 오디오 코덱, 저전력 마이크로컨트롤러 (Microcontroller Unit), 센서 허브, 네트워크 수신 버퍼처럼 일정한 속도로 데이터가 들어오지만 한 번에 블록 전체를 독점 전송할 필요는 없는 장치들이다. 이런 환경에서는 CPU를 거의 계속 살려 둔 채 장치 버퍼만 비워 주는 것이 중요하다.

반대로 메모리 대역폭이 이미 포화 상태이거나, DMA 요청 빈도가 CPU 메모리 접근보다 지나치게 높으면 사이클 스틸링은 "조금씩 훔치는 것"이 아니라 "계속 발목을 잡는 것"으로 바뀐다. 특히 캐시 미스가 많은 워크로드에서는 CPU가 버스를 되찾아도 곧바로 다시 메모리를 요구하므로, 반복 지연이 성능 하락으로 누적된다. 따라서 설계자는 장치당 전송 주기, 버스 점유율, CPU 캐시 적중률, 허용 가능한 지연 상한을 함께 봐야 한다.

판단 체크리스트

장치 버퍼가 작아 즉시 배출하지 않으면 데이터 유실 위험이 큰가?
CPU가 메모리보다 내부 연산 비중이 높아 짧은 버스 양보를 흡수할 수 있는가?
전체 버스 사용률이 높지 않아 반복 중재 오버헤드를 감당할 수 있는가?
대역폭 극대화보다 응답성 유지가 더 중요한 시스템인가?

안티패턴

모든 DMA 전송에 무조건 사이클 스틸링을 적용하는 설계
우선순위를 높게만 줘서 CPU 기아 상태를 만드는 중재 정책
캐시 일관성(Cache Coherence)나 버퍼 정렬 문제를 무시한 DMA 설정
📢 섹션 요약 비유: 응급실 환자에게 진료실을 잠깐씩 먼저 쓰게 하는 것은 합리적이지만, 모든 환자가 다 응급이라고 우기면 병원 전체가 마비되는 것과 같다.

Ⅴ. 기대효과 및 결론

사이클 스틸링의 가장 큰 효과는 CPU 연산과 I/O 전송을 어느 정도 병행하게 만든다는 점이다. CPU가 매 바이트를 직접 옮기던 구조보다 효율이 높고, DMA가 버스를 오래 독점하는 구조보다 시스템 반응성이 낫다. 그래서 이 방식은 "최고 속도"보다는 "안정적인 공존"을 목표로 하는 전송 기법으로 기억하는 것이 맞다.

물론 한계도 분명하다. 전송량이 매우 크면 중재 오버헤드가 누적되고, 최신 고속 인터커넥트에서는 전통적인 공유 버스 개념 자체가 약해져 고전적 의미의 사이클 스틸링이 덜 직접적으로 보일 수 있다. 그럼에도 마이크로컨트롤러, 내장형 DMA, 온칩 버스 구조에서는 여전히 매우 실용적인 사고방식이며, "짧은 점유로 전체 지연을 줄인다"는 철학은 지금도 유효하다.

정리하면 사이클 스틸링은 CPU 시간을 훔치는 기술이 아니라, 시스템 전체에서 더 위험한 지연을 줄이기 위해 버스 시간을 재배분하는 기술이다. 기억해야 할 핵심은 "조금 늦는 CPU"와 "놓치면 사라지는 I/O" 사이에서, 어느 쪽이 더 치명적인지 판단하는 구조적 타협이라는 점이다.

📢 섹션 요약 비유: 모두가 쓰는 하나의 수도관에서, 목이 마른 사람에게 컵 한 잔씩 먼저 따라 주되 수도꼭지를 오래 잠그지는 않는 운영 방식과 같다.

📌 관련 개념 맵

개념	연결 포인트
DMA (Direct Memory Access)	사이클 스틸링을 실제 수행하는 주체이며 CPU 대신 데이터 전송을 맡는다.
버스 중재 (Bus Arbitration)	CPU와 DMA 중 누가 지금 버스를 쓸지 결정하는 정책 계층이다.
버스트 모드 (Burst Mode)	사이클 스틸링과 대비되는 DMA 점유 방식으로, 짧은 반복 점유 대신 연속 독점을 택한다.
캐시 미스 (Cache Miss)	CPU가 메모리를 자주 찾을수록 사이클 스틸링의 체감 지연이 커진다.
인터럽트 기반 I/O	DMA 이전 또는 보완적 방식으로, CPU 개입 시점과 부하를 비교하는 기준점이 된다.

📈 관련 키워드 및 발전 흐름도

PIO (Programmed I/O)
    │
    ▼
인터럽트 기반 I/O
    │
    ▼
DMA (Direct Memory Access)
    ├───────────────┬────────────────┐
    ▼               ▼                ▼
사이클 스틸링    버스트 모드      스캐터-개더 DMA
    │
    ▼
버스 중재 고도화 · 캐시 일관성 · 온칩 인터커넥트 최적화

이 흐름은 CPU 직접 개입을 줄여 가는 방향 속에서, DMA 내부에서도 응답성 중심의 사이클 스틸링과 대역폭 중심의 버스트 모드로 전략이 분화되는 과정을 보여 준다.

👶 어린이를 위한 3줄 비유 설명

컴퓨터 안에는 하나뿐인 길이 있어서 CPU와 DMA가 번갈아 지나가야 해요.
사이클 스틸링은 DMA가 "잠깐만요, 상자 하나만 먼저 놓고 갈게요!" 하고 아주 짧게 길을 쓰는 방법이에요.
그래서 CPU는 완전히 멈추지 않고, DMA도 급한 짐을 제때 옮길 수 있답니다.