252. SDRAM (Synchronous DRAM)

핵심 인사이트 (3줄 요약)

본질: SDRAM (Synchronous Dynamic Random Access Memory)은 DRAM (Dynamic Random Access Memory)의 느린 물리 동작을 시스템 클럭에 맞춰 예측 가능하게 만든 메인 메모리 규격이다.

가치: 핵심 개선점은 셀이 갑자기 빨라진 것이 아니라, 명령·주소·데이터의 시점을 정렬해 파이프라이닝, 버스트 전송, 뱅크 인터리빙이 가능해졌다는 데 있다.

판단 포인트: SDRAM은 지연시간을 0으로 만드는 기술이 아니라, 긴 내부 지연을 숨기며 대역폭을 끌어올리는 기술이므로 타이밍 파라미터와 접근 패턴을 함께 봐야 한다.

Ⅰ. 개요 및 필요성

SDRAM (Synchronous Dynamic Random Access Memory)은 외부 시스템 클럭에 맞춰 동작하는 DRAM이다. 기존 비동기식 DRAM은 읽기 요청을 넣은 뒤 데이터가 언제 나올지 컨트롤러가 여유 시간을 넉넉히 잡아야 했기 때문에, CPU (Central Processing Unit)는 빠르더라도 메모리 응답을 기다리며 자주 멈췄다. 메모리 셀 자체는 여전히 충전·방전과 센스 앰프 증폭에 시간이 필요했지만, 그 지연을 클럭 기준으로 예약 가능한 작업으로 바꾸는 것이 SDRAM의 출발점이다.

이 변화가 중요했던 이유는 1990년대에 프로세서와 버스 주파수가 급격히 상승했기 때문이다. 비동기 DRAM은 접근 완료 시점이 상대적으로 불투명해 고속 버스와 잘 맞지 않았고, 컨트롤러가 보수적으로 대기 사이클을 넣을수록 전체 시스템 효율이 떨어졌다. SDRAM은 "몇 클럭 뒤에 결과가 나온다"는 약속을 만들면서 메모리를 느린 장치가 아니라 스케줄 가능한 장치로 바꾸었다.

아래 그림은 SDRAM이 해결하려는 문제를 보여준다. 핵심은 셀을 즉시 읽게 만든 것이 아니라, 언제 명령을 싣고 언제 데이터를 받을지 모두가 같은 박자로 합의했다는 점이다.

┌──────────────────────────────────────────────────────────────────────┐
│          Async DRAM vs SDRAM : uncertain wait -> scheduled wait     │
├───────────────────────┬──────────────────────────────────────────────┤
│ Async DRAM            │ SDRAM                                        │
├───────────────────────┼──────────────────────────────────────────────┤
│ Request -> ??? -> Data│ CLK:   ┌─┐ ┌─┐ ┌─┐ ┌─┐ ┌─┐                   │
│ Wait length varies    │        └─┘ └─┘ └─┘ └─┘ └─┘                   │
│ Controller guesses    │ CMD:   ACT ---- READ ---- NOP ---- DATA      │
│ safe margin           │             <--- fixed cycle latency --->    │
└───────────────────────┴──────────────────────────────────────────────┘

즉 SDRAM의 등장은 "메모리가 빨라졌다"보다 "메모리를 다룰 수 있게 되었다"에 가깝다. 이 예측 가능성 덕분에 메모리 컨트롤러는 다음 명령을 미리 배치하고, CPU는 버스 사용 계획을 세울 수 있게 되었다.

📢 섹션 요약 비유: 비동기 DRAM은 택배가 언제 올지 몰라 하루 종일 현관 앞을 지키는 상황이고, SDRAM은 "매 정시마다 배송"이라고 시간을 정해 둔 택배 시스템과 같다.

Ⅱ. 아키텍처 및 핵심 원리

SDRAM의 내부는 단순 저장소가 아니라, 행 활성화-열 읽기-복원-재충전이라는 절차를 클럭 단위로 수행하는 구조다. 먼저 특정 행을 여는 ACTIVATE 명령으로 데이터를 로우 버퍼 (Row Buffer)에 올리고, 이어 READ 또는 WRITE 명령으로 원하는 열을 선택한다. 이후 PRECHARGE 명령으로 비트라인을 원래 상태로 되돌려 다음 행 접근을 준비한다.

핵심은 이 절차를 명령어처럼 분리했다는 점이다. 비동기 DRAM에서도 물리 동작은 비슷했지만, SDRAM은 이를 클럭에 맞춘 명령 시퀀스로 표준화하여 컨트롤러가 다음 작업을 겹쳐 실행할 수 있게 했다. 그래서 tRCD (Row Address Strobe to Column Address Strobe Delay), CL (CAS Latency), tRP (Row Precharge Time) 같은 타이밍 값은 단순 스펙 표기가 아니라, 파이프라인을 어떻게 채울지 결정하는 운영 규칙이 된다.

구성 요소	역할	성능에 미치는 영향
뱅크 (Bank)	독립적으로 동작하는 메모리 구획	다른 뱅크 작업과 겹쳐 병목 완화
로우 버퍼 (Row Buffer)	열린 행을 임시 보관	같은 행 재접근 시 지연 감소
버스트 모드 (Burst Mode)	시작 열 이후 연속 데이터 자동 전송	순차 접근 대역폭 향상
타이밍 파라미터	명령 사이 최소 간격 규정	안정성과 주파수 한계 결정

아래 그림은 SDRAM의 명령 흐름과 데이터 출력 지점을 한눈에 보여준다.

┌──────────────────────────────────────────────────────────────────────┐
│                 SDRAM command pipeline over clock                    │
├──────┬──────────┬──────────┬──────────┬──────────┬──────────┬────────┤
│Cycle │    0     │    1     │    2     │    3     │    4     │   5    │
├──────┼──────────┼──────────┼──────────┼──────────┼──────────┼────────┤
│CMD   │ ACT      │ NOP      │ READ     │ NOP      │ NOP      │ DATA   │
│State │ Row open │ Sense    │ Col sel  │ CL wait  │ CL wait  │ Burst  │
└──────┴──────────┴──────────┴──────────┴──────────┴──────────┴────────┘

여기서 중요한 점은 첫 데이터가 나오기 전까지는 여전히 몇 클럭을 기다려야 한다는 사실이다. 대신 첫 단어가 나오기 시작하면 버스트 모드로 연속 데이터를 실어 보낼 수 있어, 긴 초기 지연을 여러 데이터가 나눠 갖게 된다. 또한 여러 뱅크를 번갈아 사용하면 한 뱅크가 PRECHARGE 중일 때 다른 뱅크에서 READ를 진행하여 내부 유휴 시간을 감출 수 있다.

📢 섹션 요약 비유: SDRAM은 식당 주방이 주문을 받자마자 바로 음식을 완성하는 구조가 아니라, 손질·조리·담기 단계를 시계처럼 맞춰 여러 주문을 겹쳐 처리하는 조리 라인과 같다.

Ⅲ. 비교 및 연결

SDRAM의 위치를 정확히 이해하려면 비동기 DRAM과 DDR SDRAM (Double Data Rate SDRAM) 사이에 놓고 봐야 한다. 비동기 DRAM은 응답 시점이 상대적으로 불명확해 컨트롤러가 안전 여유를 크게 잡아야 했고, DDR SDRAM은 SDRAM의 동기 구조를 유지한 채 클럭의 상승·하강 에지 모두에서 데이터를 전송해 대역폭을 더 끌어올렸다. 즉 SDRAM은 메모리 계층에서 동기화의 전환점이고, DDR 계열은 그 전환점을 확장한 결과다.

비교 항목	비동기 DRAM	SDRAM	DDR SDRAM
시간 기준	장치 고유 지연 중심	시스템 클럭 동기	시스템 클럭 동기
데이터 전송	요청 후 개별 응답	클럭당 1회 데이터 기준	클럭당 2회 데이터 전송
강점	구조 단순	예측 가능성, 버스트, 파이프라인	더 높은 대역폭
한계	대기 삽입 많음	첫 접근 지연은 여전	신호 무결성·전력 설계 복잡

또한 SDRAM은 캐시 메모리와의 역할 분담도 분명하게 보여준다. SRAM (Static Random Access Memory) 기반 캐시는 짧은 지연시간을 담당하고, SDRAM은 상대적으로 느리지만 큰 용량과 넓은 대역폭을 담당한다. 따라서 시스템 성능은 "캐시가 얼마나 미스를 줄이는가"와 "SDRAM이 미스 이후 얼마나 연속 전송을 잘 해내는가"의 결합으로 결정된다.

운영체제와 소프트웨어 관점에서도 연결점이 있다. 배열처럼 연속 주소를 따라 읽는 코드는 버스트 전송과 로우 버퍼 적중을 유도하므로 SDRAM의 장점을 크게 살린다. 반대로 연결 리스트처럼 흩어진 주소를 따라가면 매번 새 행을 열어야 하므로, 동기화 구조가 있어도 체감 성능이 급락한다.

📢 섹션 요약 비유: 비동기 DRAM이 손님이 올 때마다 하나씩 불을 켜는 창고라면, SDRAM은 정해진 시간표로 컨베이어벨트를 돌리는 창고이고, DDR은 같은 벨트의 왕복 양쪽을 모두 쓰는 창고다.

Ⅳ. 실무 적용 및 기술사 판단

실무에서 SDRAM은 "동기식이라 빠르다"라는 단순 문장으로 판단하면 안 된다. 먼저 보는 것은 주파수 자체보다 실제 타이밍 여유다. 예를 들어 클럭만 올리고 CL이나 tRCD, tRP를 무리하게 줄이면, 셀 충전과 센스 앰프 증폭이 끝나기 전에 다음 명령이 들어와 시스템 불안정이나 데이터 오류가 발생할 수 있다.

설계·운영 판단 포인트

순차 접근이 많은가: 영상 처리, 대용량 스캔, 행 우선 탐색은 버스트 효율이 좋아 SDRAM 대역폭을 잘 활용한다.
랜덤 접근이 많은가: 포인터 추적, 해시 탐색, 잦은 행 전환은 로우 버퍼 미스를 늘려 SDRAM의 초기 지연이 자주 드러난다.
채널·뱅크 병렬성을 쓰는가: 단일 모듈보다 듀얼 채널, 단일 뱅크 집중보다 인터리빙 배치가 실제 처리량에 유리하다.

대표 안티패턴

메모리 클럭 수치만 보고 성능을 단정하는 판단
데이터 구조를 무작위 포인터 체인으로 설계해 버스트 전송을 거의 못 쓰게 만드는 구현
대역폭 부족 문제를 캐시 미스 분석 없이 메모리 모듈 교체만으로 해결하려는 접근

아래 그림은 왜 실무에서 인터리빙과 순차 접근이 중요한지 보여준다.

┌──────────────────────────────────────────────────────────────────────┐
│                 Bank interleaving hides internal delay               │
├───────────────┬───────────────┬───────────────┬──────────────────────┤
│Clock 0..2     │Clock 3..5     │Clock 6..8     │Result                │
├───────────────┼───────────────┼───────────────┼──────────────────────┤
│Bank0: ACT/READ│Bank0: PRE     │Bank0: ready   │                      │
│Bank1: idle    │Bank1: ACT/READ│Bank1: PRE     │Data stream overlaps  │
│Bank2: idle    │Bank2: idle    │Bank2: ACT/READ│instead of full stall │
└───────────────┴───────────────┴───────────────┴──────────────────────┘

기술사 답안 관점에서는 "언제 채택하고 무엇을 보완해야 하는가"를 말해야 한다. SDRAM 계열은 범용 메인 메모리의 표준이지만, 극단적 대역폭이 필요한 그래픽 처리에는 GDDR (Graphics Double Data Rate) 계열이, 더 높은 집적 대역폭이 필요한 인공지능 가속기에는 HBM (High Bandwidth Memory)이 선택된다. 즉 SDRAM은 기본 해법이지만, 요구사항이 커질수록 패키징·채널 구조·전력 전략이 추가로 따라온다.

📢 섹션 요약 비유: SDRAM 튜닝은 자동차 최고속도 숫자만 보는 일이 아니라, 기어비·도로 폭·교통 흐름까지 함께 봐야 제대로 달릴 수 있는 것과 같다.

Ⅴ. 기대효과 및 결론

SDRAM이 남긴 가장 큰 효과는 메모리 접근을 시스템 설계의 통제 가능한 대상으로 바꿨다는 점이다. 이 덕분에 메모리 컨트롤러는 명령 재배치, 버스트 전송, 채널 병렬화 같은 기법을 체계적으로 발전시킬 수 있었고, 컴퓨터는 느린 DRAM 셀을 사용하면서도 높은 체감 대역폭을 얻을 수 있었다. 오늘날 DDR4, DDR5 같은 규격도 결국 이 동기식 명령 모델 위에서 타이밍을 더 촘촘하게 다듬은 결과다.

다만 한계도 분명하다. SDRAM은 본질적으로 커패시터 기반 저장소라 리프레시가 필요하고, 첫 접근 지연이 완전히 사라지지 않으며, 랜덤 접근에서는 여전히 캐시와 프리패처의 도움이 중요하다. 따라서 SDRAM을 기억할 때는 "빠른 메모리"보다 느린 셀을 조직적으로 다뤄 빠르게 보이게 만든 메모리로 이해하는 것이 정확하다.

앞으로의 확장 방향은 세 가지로 요약된다. 첫째, 더 많은 뱅크와 채널로 병렬성을 높인다. 둘째, 패키징 혁신으로 신호 거리를 줄인다. 셋째, 메모리 컨트롤러 지능화를 통해 접근 패턴에 맞춘 스케줄링을 강화한다. 결국 SDRAM의 철학은 속도를 무작정 올리는 것이 아니라, 시간표를 정교하게 짜서 병목을 숨기는 데 있다.

📢 섹션 요약 비유: SDRAM은 느린 직원들을 해고하지 않고, 교대표와 작업 순서를 정교하게 짜서 공장 전체 생산량을 끌어올린 운영 혁신과 같다.

📌 관련 개념 맵

개념	연결 포인트
DRAM (Dynamic Random Access Memory)	SDRAM의 물리적 기반이며, 리프레시와 파괴적 읽기 특성을 그대로 가진다.
로우 버퍼 (Row Buffer)	열린 행을 재사용해 같은 행 접근의 지연을 줄이는 핵심 중간 단계다.
버스트 모드 (Burst Mode)	첫 데이터 이후 연속 주소를 빠르게 내보내 SDRAM의 대역폭 가치를 만든다.
DDR (Double Data Rate)	SDRAM의 동기 구조를 확장해 한 클럭에서 더 많은 데이터를 전송한다.
메모리 인터리빙 (Memory Interleaving)	여러 뱅크·채널을 번갈아 써 내부 대기를 겉으로 드러나지 않게 한다.

📈 관련 키워드 및 발전 흐름도

비동기 DRAM
    │
    ▼
SDRAM (Synchronous Dynamic Random Access Memory)
    │
    ├─ 명령 동기화 -> ACTIVATE / READ / PRECHARGE
    │
    ├─ 연속 전송 -> Burst Mode -> Row Buffer locality
    │
    ▼
DDR (Double Data Rate) SDRAM
    │
    ▼
멀티채널 · GDDR (Graphics Double Data Rate) · HBM (High Bandwidth Memory)

이 흐름은 "응답 시점 통제"에서 시작해 "병렬성 확대와 패키징 확장"으로 진화하는 메모리 대역폭 개선의 축을 보여준다.

👶 어린이를 위한 3줄 비유 설명

옛날 메모리는 친구가 언제 공을 던질지 몰라 계속 쳐다봐야 했지만, SDRAM은 "셋을 세면 던질게"라고 약속하는 친구예요.
그래서 컴퓨터는 공 하나를 받고 끝내지 않고, 두 번째 세 번째 공도 박자에 맞춰 연속으로 받을 수 있어요.
즉 SDRAM은 공을 더 세게 던지는 기술이 아니라, 모두가 같은 박자로 움직이게 만든 똑똑한 약속이에요.